Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: kody blokowe

Sortuj według:

Ogranicz wyniki do:

Konfigurowalny dekoder kodów LDPC implementowany w układzie FPGA

Sułek W.

Pomiary Automatyka Kontrola

2009

R. 55, nr 8

606-608

Kody LDPC są jednymi z najlepszych znanych klas kodów nadmiarowych, służących do korekcji błędów w kanale telekomunikacyjnym. W niniejszej pracy zaprezentowano opisany w języku VHDL konfigurowalny dekoder podklasy kodów LDPC zorientowanych na efektywną sprzętową implementację. Możliwe jest dostosowanie dekodera dla dowolnego kodu LDPC ze zdefiniowanej podklasy, jak również konfiguracja pewnych parametrów dekodera decydujących o jego własnościach strukturalnych oraz własnościach korekcyjnych systemu. W artykule przedstawiono możliwości konfiguracji dekodera oraz wyniki implementacji: zasoby strukturalne oraz przepustowość dla kilku wybranych kodów.

The group of Low-Density Parity-Check (LDPC) codes is one of the best known error correcting coding methods that are capable of achieving very low bit error rates at code rates approaching Shannon's channel capacity limit. The article concerns the configurable decoder for a subclass of LDPC codes that are implementation oriented. The decoder has a form of synthesizable VHDL description. It can be adjusted for decoding any code from defined subclass, called Architecture Aware LDPC (AA-LDPC). Configuration of some decoder parameters (message calculating algorithm, message wordlength) is possible as well. These parameters affect decoder structural properties and on the other hand - error correcting performance of the coding system. A number of modifications in the VHDL source code are required to adjust the decoder to the particular AA-LDPC code. These modifications can be made automatically by a software that has been created using Matlab tool. The user needs only to specify the parity check matrix that has architecture-aware structure as well as to specify other parameters of the decoder, such as: message wordlength, maximum number of iteration, the number of computing units (SISO) and the SISO message update (sub-optimal) algorithm. Based on these parameters, automatic generation of synthesizable VHDL description can be performed by the software tool that has been created. The decoder is implemented with the Xilinx VirtexII FPGA device. The simulation environment, making use of the hardware decoder is a base of the platform for fast simulation of the developed LDPC coding systems performance. In this paper we present mainly the decoder reconfiguration methods. Implementation results: structural resources and decoder throughput for a couple of different codes are presented as well.

Kody LDPC - konkurencja dla turbokodów

Izydorczyk J., Kucharczyk M., Rutkowski J.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

2006

nr 2-3

65-72

Omówiono kody LDPC, które umożliwiają transmisję z prędkością binarną zbliżoną do przepływności kanału. Opisano podstawowe problemy związane z tworzeniem rzadkiej macierzy parzystości kodu, generacją słów kodowych oraz oparty o teorię grafów algorytm sumy iloczynów (SPA). Przedstawiono także praktyczne uwagi dotyczące kodowania i dekodowania z użyciem kodów LDPC oraz liczne odnośniki do literatury.

The article presents LDPC codes, codes that enables transmission near to the Shannon limit. Fundamental problems releted to low-density parity-check matrix creation, coding of LDPC codes, graph theory based Sum-Product Algorithm are described. Practical comments about encoding and decoding by means of LDPC codes and numerous references can be found.