Wyniki wyszukiwania - BazTech

1

Optimized Inter Prediction for H.264 Video Codec

Bernatin T., Sundari G., Anselin Nisha Sahaya, Godwin Premi M. S.

International Journal of Electronics and Telecommunications

|

2021

|

Vol. 67, No. 2

309--314

EN

High definition video transmission is one of the prime demands of modern day communication. Changing needs demand diverse features to be offered by the video codec standards, H.264 fits to these requirements for video compression. In this work, an attempt has been made to optimize the inter prediction along with improved intra prediction to ensure the minimal bit rates thereby reduction in the channel bandwidth, which is required in most of the wireless applications. In intraprediction, only DC prediction mode is chosen out of 9 modes with 4*4 luma blocks that reduces the coding complexity towards optimal logic utilization in order to support typical FPGA board for hardware implementation. Most significantly, Inter prediction is carried out utilizing the M9K blocks efficiently with proper timing synchronization to reduce the latency in the encoding operation. Experimental set up comprising of two Altera DE2-115 boards connected through Ethernet cable demonstrated the video transmission. These optimized intra prediction and inter prediction stages resulted in significant improvement in the video compression possessing good subjective quality and increased video compression.

2

Efficient H.264 Intra Frame CODEC with Best Prediction Matrix Mode Algorithm

Hamdy Sara, Zekry Abdelhalim, Mohamed Wael A.

International Journal of Electronics and Telecommunications

|

2020

|

Vol. 66, No. 3

571--582

EN

The continuous growth of smart communities and ever-increasing demand of sending or storing videos, have led to consumption of huge amount of data. The video compression techniques are solving this emerging challenge. However, H.264 standard can be considered most notable, and it has proven to meet problematic requirements. The authors present (BPMM) as a novel efficient Intra prediction scheme. We can say that the creation of our proposed technique was in a phased manner; it's emerged as a proposal and achieved impressive results in the performance parameters as compression ratios, bit rates, and PSNR. Then in the second stage, we solved the challenges of overcoming the obstacle of encoding bits overhead. In this research, we try to address the final phase of the (BPMM) codec and to introduce our approach in a global manner through realization of decoding mechanism. For evaluation of our scheme, we utilized VHDL as a platform. Final results have proven our success to pass bottleneck of this phase, since the decoded videos have the same PSNR that our encoder tells us, while preserving steady compression ratio treating the overhead. We aspire our BPMM algorithm will be adopted as reference design of H.264 in the ITU.

3

Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych

Kłosowski M., Pankiewicz B., Wójcikowski M.

Elektronika : konstrukcje, technologie, zastosowania

|

2016

|

Vol. 57, nr 10

43--46

PL

W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4×4 i 16×16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu operacyjnego Linux i jest przeznaczony do sprzętowej akceleracji kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym.

EN

In the paper a customizable digital intra-prediction accelerator for the H.264 video compression encoder has been described. The accelerator performs 4×4 and 16×16 luma macroblock prediction. The accelerator was initially implemented in the FPGA, where it has been successfully verified and then it has been implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor.

4

Suboptymalny algorytm wyboru trybu predykcji wewnątrzobrazowej dla standardu H.265/HEVC

Abramowski A.

Elektronika : konstrukcje, technologie, zastosowania

|

2015

|

Vol. 56, nr 7

59-61

PL

Artykuł opisuje algorytm wyboru trybu predykcji wewnątrzobrazowej dla standardu H.265/HEVC. Przedstawione rozwiązanie zostało opracowane celem wykorzystania w sprzętowych koderach czasu rzeczywistego, co oznacza uwzględnienie problemów związanych z opóźnieniem pętli rekonstrukcji oraz skalowalnością obliczeniową. Wpływ algorytmu na efektywność kompresji został zbadany dla różnorodnych sekwencji wideo o rozdzielczościach od 416×240 do 3840×2160.

EN

The article presents an intra mode decision algorithm for the H.265/ HEVC standard. The proposed solution was designed to satisfy the requirements of the real time hardware encoders, presenting an efficient solution for problems associated with the reconstruction loop delay and computational scalability. The influence of the proposed algorithm on the compression efficiency was examined for the various video sequences with resolutions ranging from 416×240 to 3840×2160.

5

Architektura sprzętowego modułu predykcji wewnątrzramkowej Intra dla standardu H.265/HEVC

Abramowski A., Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

49-53

PL

Artykuł opisuje architekturę sprzętowego modułu predykcji wewnątrzramkowej (Intra) dla standardu H.265/HEVC. Umożliwia ona przygotowanie predykcji dla dowolnego trybu i rozmiaru jednostki predykcji. Aby zminimalizować zużycie zasobów każde z wymaganych mnożeń jest wykonywane za pomocą multiplekserów i sumatorów. Architektura może pracować z częstotliwością 100 MHz przy syntezie dla układów FPGA Stratix III oraz z częstotliwością 200 MHz przy syntezie dla technologii TMSC 0,13 μm.

EN

This work presents an Intra prediction architecture, fully compliant with the H.265/HEVC standard. The design supports full range of features included in the standard i. e. all Prediction Unit sizes and all modes. To minimize the resources consumption any required multiplication is carried out using multiplexers and adders. The architecture can operate at 100 MHz and 200 MHz for FPGA Stratix III devices and the TSMC 0.13 μm technology, respectively.

6

Moduł predykcji Intra dla sprzętowego dekodera standardu H.264/AVC

Roszkowski M., Pastuszak G.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

46-48

PL

W artykule przedstawiony został sprzętowy moduł predykcji INTRA dla dekodera standardu H.264/AVC z obsługą profilu High. Zaprojektowany moduł obsługuje wszystkie tryby predykcji INTRA przewidziane w standardzie dla tego profilu, a także wszystkie dostępne podpróbkowania chrominancji. Moduł został zsyntetyzowany dla układów z rodziny Stratix 2 firmy Altera oraz w technologii ASIC TSMC 0,13 žm. Dla tej drugiej technologii osiągnięto maksymalną częstotliwość pracy równą 200 MHz. Weryfikacja wykazała, że zaprojektowany moduł jest w pełni zgodny ze standardem H.264/AVC, za wyjątkiem trybu MBAFF, a także że moduł jest zdolny do przetwarzania sekwencji HDTV w czasie rzeczywistym.

EN

This paper presents an INTRA prediction module for a H.264/AVC HDTV decoder. The module supports H.264/AVC High Profile, without the MBAFF frame processing scheme, but with all chroma formats. The module is synthesized for Altera Stratix 2 device family and TSMC 0,13 žm technology. The maximal operating frequencies are 100 MHz and 200 MHz, respectively. The presented module is capable of the calculation of at least one prediction value per clock cycle. This means that the frequency of 100 MHz is enough to process 1920x1080 sequence with 4:2:0 sub-sampling in real time. Furthermore, the module is able to decode 1920x1080 sequence with 4:4:4 chroma format in real time when operating at 200 MHz. The module is based on widely used architecture of four parallel processing elements, each capable of computing of one prediction value. This architecture has been extended to support INTRA 8x8 modes and various chroma sub-samplings introduced in H.264/AVC High profile. All the within macroblock neighboring samples are kept in registers (Fig.1). In the case of the 8x8 prediction modes, the neighbouring samples filtering process is conducted by a separate filter module with throughput of one sample per clock cycle. The filtering is tightly coupled with the neighbouring reconstructed sample reception. Blocks of all sizes are decomposed into 4x4 blocks, and processed as such (Figs. 3 and 4). In the case of 8x8 blocks, 8x8 prediction modes are mapped as precisely as possible into 4x4 ones, to limit the number of processing element multiplexer inputs, which results in higher operating frequency of the module. The synthesis results are presented in Tabs. 2 and 3.

7

Sprzętowy Moduł Predykcji INTRA dla Kodera Standardu H.264/AVC, z obsługą profilu High i przeszukiwaniem wszystkich trybów predykcji

Roszkowski M., Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 5

80-84

PL

W artykule przedstawiona została wydajna architektura modułu predykcji INTRA dla kodera standardu H.264/AVC obsługującego profil High. Zaprojektowany moduł wyznacza w czasie rzeczywistym wszystkie tryby predykcji INTRA dla sekwencji wideo o formatach o rozdzielczości do 1080p@25fps, przy częstotliwości pracy 100 MHz. Przetwarzanie jest oparte o bloki 4×4, a moduł wyznacza jeden tryb predykcji dla całego bloku 4×4 w jednym takcie zegara. Moduł jest w pełni zgodny z profilem High standardu H.264/AVC, za wyjątkiem trybu MBAFF. Przeprowadzono syntezę modułu dla układów FPGA z rodzin Stratix 2, oraz Virtex 5, a także dla technologii AMS 0,35 urn. Dla każdej z tych technologii uzyskano minimalną częstotliwość pracy powyżej 100 MHz.

EN

This paper presents an efficient architecture of INTRA prediction module for the high-profile H.264/AVC encoder. The designed module supports all possible INTRA prediction modes in real-time, for video sequences of formats up to 1080p@25fps, while working at only 100 MHz. Processing is based on 4×4 blocks, and one prediction mode for the whole 4×4 block is determined in one clock cycle. The design has been verified to be fully compliant with H.264/AVC High Profile, except for MBAFF frame processing mode. The architecture is synthesized for FPGA Stratix 2 and Virtex 5 devices and the AMS 0.35 urn technology. The maximal operating frequency is greater than 100 MHz.