Wyniki wyszukiwania - BazTech

1

Analysis of operation of ring LFSR used for testing of unidirectional interleaved interconnections

Gucwa K., Garbolino T., Hławiczka A.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 12

50-53

EN

The paper presents analysis of operation of a specific ring LFSR register that can be used to test a network of n interleaved interconnections between modules of digital circuits. This register is a distinctive option of the already known BIST structure referred to as CSTP. When the test is carried out for unidirectional interconnections, the CSTP becomes a linear register and the lines under test make up feedback lines of that register. The same authors in previous studies dedicated to bus-type connections observed that the sequence of m states of the state diagram of the ring LFSR, where m>2n and n>16, is sufficient to detect a substantial number of static and delay faults for such buses. The present paper comprises the observation that any randomly selected state of the state diagram for the LFSR belongs, with a pretty high level of probability, exceeding 70%, to the cycle with the maximum length Cmax. It was also spotted that for n>16 more than 98,4% of all structures lead tcTsufficiently long cycles Cmax > 1000. The both observations confirmed usefulness of the new LFSRs for testing of unidirectional connections.

PL

W artykule przedstawiono analizę pracy specyficznego rejestru pierścieniowego R-LFSR, który może być użyty do testowania sieci n krzyżujących się połączeń pomiędzy blokami układu cyfrowego. Ze względu na charakter tych połączeń podobnych do litery X rejestr ten nazwano rejestrem XR-LFSR. Do sprawdzania jego skuteczności w identyfikacji i lokalizacji uszkodzeń użyto metody identyfikacji grafu. Założono, że sprawny rejestr XR-LFSR może być reprezentowany przez automat w postaci cyklicznego grafu G₀ a każde fizyczne uszkodzenie f przekształca G₀ w jakiś inny graf Gf≠G₀. We wcześniejszych pracach autorów, dotyczących magistralowych połączeń, udowodniono, że sekwencja stanów o długości m>2n dla n>16 wystarcza do wykrycia znaczącej liczby uszkodzeń statycznych i opóźnieniowych na takich magistralach. W niniejszej pracy zaobserwowano, że losowo wybrany stan w grafie pracy rejestru XR-LFSR z dużym prawdopodobieństwem - większym od 70% - należy do cyklu o największej długości Cmax >120 dla małych n, natomiast z prawdopodobieństwem około (1-2¹¹⁻ⁿ)100% czyli prawie 100% należy do cyklu długości Cmax >1000 dla dużych n>30. Ta ostatnia obserwacja potwierdza przydatność rejestrów XR-LFSR do testowania sieci jednokierunkowych skrzyżowanych i skośnych połączeń.

2

Testing of interconnections with use of reduced-size signature-based diagnostic dictionary

Garbolino T., Gucwa K., Hławiczka A.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 11

15-18

EN

The paper presents a new method for size reduction of a signature-based diagnostic dictionary that is normally used for testing of static and delay faults in interconnections that are tested by means of an R-LFSR ring register. The newly developed method, similarly to the previous studies of the authors, assume that the n-bit bus under test is split into b fragments with their width of k bits each. Each fragment of the bus is tested with use of a separate 2k-bit R-LFSR. The test procedure consists of four phases during which odd and even registers operate alternately. Such an approach eliminates effect of mutual impact between states of neighbouring R-LFSRs in case of shorts between feedback lines of these registers. These possible interactions were a drawback of previous solutions as they limited the possibility to reduce size of the diagnostic dictionary. Owing to application of this new technique to full detection, localization and identification of all the considered faults that may occur on an n-bit bus, the new solution needs much smaller dictionary, where its size is determined by the multiplicity r of faults within each k-bit fragment, even if the bus width nťk.

PL

W artykule zaproponowano nową metodę redukcji rozmiaru syganturowego słownika diagnostycznego, który jest wykorzystywany do testowania uszkodzeń statycznych i opóźnieniowych w połączeniach testowanych przez rejestr pierścieniowy R-LFSR. Nowo opracowana metoda - podobnie jak w poprzednich pracach autorów - zakłada, że testowana magistrala n-bitowa zostaje podzielona na b jednakowych fragmentów o szerokości k bitów każdy. Każdy taki fragment magistrali jest testowany przez oddzielny rejestr R-LFSR złożony z 2k przerzutników D. Procedura testowa obejmuje cztery fazy, w czasie których rejestry parzyste i nieparzyste pracują naprzemiennie. Takie podejście eliminuje zjawisko wzajemnego wpływu na siebie sąsiednich rejestrów R-LFSR, które było wadą poprzednich rozwiązań ponieważ ograniczało możliwość zmniejszenia rozmiaru słownika diagnostycznego. Nowa technika umożliwia detekcję, lokalizację oraz identyfikację wszystkich zamodelowanych uszkodzeń, mogących wystąpić na n-bitowej magistrali, oraz wymaga słownika diagnostycznego o znacznie mniejszym rozmiarze. Rozmiar tego słownika jest określony wyłącznie przez krotność uszkodzeń rw każdym k-bitowym fragmencie magistrali, nawet gdy szerokość tej magistrali nťk.

3

On application of polynominal algebra for identification of dynamic faults in interconnects

Kopeć M., Garbolino T., Gucwa K., Hławiczka A.

Electronics and Telecommunications Quarterly

|

2008

|

Vol. 54, No 1

29-41

EN

The paper presents a new method that is an effective instrument for investigating sources of dynamic faults in interconnects (i.e. crosstalk, delay faults, etc.). It is an extension of the previous work of the authors published in the Proceedings of the European Test Symposium 2006, where fault identification was limited to static faults only. In the proposed approach an erroneous bit sequence coming from the faulty net is reconstructed on the basis of a set of signatures. This facilitates precise identification of dynamic faults. Discussed method is applicable to interconnects between ICs mounted on the PCBs as well as interconnect networks connecting IP cores in SoCs. Moreover, it is easily scalable to any number of nets in the interconnect network and can be used with any type of test sequence and test pattern generator. There are several variant s of hardware implementation of the method. This supports finding a trade-off between area overhead and testing time.