PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 9

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  implementacja sprzętowa
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Sprzętowa implementacja dekodera LDPC w strukturze FPGA*
Kuc Mateusz, Sułek Wojciech, Kania Dariusz
Przegląd Elektrotechniczny
|
2019
|
R. 95, nr 3
58--62
PL
W artykule przedstawiono sprzętową implementację dekodera LDPC (ang. Low-Density Parity-Check) w strukturze FPGA (ang. Field Programmable Gate Array). W celu zredukowania złożoności implementacji wykorzystano algorytm MIN-SUM dla węzłów bitowych (CNU) i węzłów kontrolnych (VNU). W zrealizowanym dekoderze wykorzystano kod regularny (3,6) macierzy kontrolnej o wymiarach 512 x 1024 i zaimplementowano 4-bitową magistralę danych. Poprawność działania dekodera zweryfikowano praktycznie.
EN
The article presents the hardware implementation of the LDPC decoder (Low-density parity-check) in the FPGA structure (Field Programmable Gate Array). In order to reduce the complexity of the implementation, the Min-Sum algorithm for bit nodes (CNUs) and control nodes (VNUs) was used. The presented implementation was created using a regular code (3.6) of a 512 x 1024 control matrix. A 4-bit data bus was implement.
2
Content available Hierarchiczny system sterowania procesem mieszania. Implementacja sprzętowa i badania testowe
Błaszkiewicz K., Biniecki P., Piotrowski R.
Pomiary Automatyka Robotyka
|
2012
|
R. 16, nr 7-8
90-96
PL
Proces mieszania często występuje w różnych gałęziach przemysłu. W artykule rozważane jest sporządzanie mieszaniny aceton-octan etylu. Podstawowym celem jest uzyskanie właściwego stopnia jednorodności mieszaniny. W artykule zbudowano model matematyczny procesu mieszania i zaprojektowano warstwowy system sterowania. Składa się on z nadrzędnego regulatora rozmytego oraz warstwy bezpośredniej z regulatorami typu PID i sterowaniem binarnym. Przeprowadzono badania testowe działania układu sterowania w strukturze sprzętowej i dokonano analizy uzyskanych wyników sterowania.
EN
Mixing process is very often used in many various fields of industry. In this paper the mixture of acetone and ethyl acetate is considered. Desire is to achieve proper homogeneity of mixture. The paper presents mathematical model of mixing process and designed two-layer structure of control system. The fuzzy controller is implemented in upper layer. Direct layer consists of PID controllers and binary control. Control system is tested by simulation for hardware in the loop control system. The control results are analyzed.
3
Content available remote Sprzętowa implementacja algorytmu maskowania zakłóceń transmisji cyfrowych danych wizyjnych
Zając W., Andrzejewski G.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 11
186-190
PL
W artykule przedstawiono wyniki prac nad sprzętową implementacją algorytmu maskowania zakłóceń transmisji cyfrowych danych wizyjnych. Przedstawiono założenia algorytmu, opisano mechanizmy maskowania zakłóceń, zaproponowano strategię implementacji oraz przedyskutowano wyniki.
EN
In the paper there are presented results of work on hardware implementation of digital image data transmission error concealment algorithm. The idea of transmission error concealment of visual data is presented and discussed, Hybrid Error Concealment Algorithm (HECA) operation and structure is described. Considered elements (operational stages) of the HECA algorithm are described in detail. Implementation strategy and results are presented and a conclusion is drawn.
4
Content available Implementacja algorytmu SOSEMANUK w strukturze FPGA
Kaczyński K.
Biuletyn Wojskowej Akademii Technicznej
|
2011
|
Vol. 60, nr 3
391-414
PL
W artykule przedstawiono implementację algorytmu SOSEMANUK w strukturze FPGA Altera Stratix II. Przedstawiona została specykacja algorytmu wraz z charakterystyką bezpieczeństwa. Wykonano analizę możliwości implementacji, zajętości zasobów oraz wydajności algorytmu SOSEMANUK w przedstawionej platformie sprzętowej. Wykonane zostało porównanie uzyskanych wyników z algorytmami profilu sprzętowego konkursu eSTREAM oraz z przedstawioną przez twórców implementacją programową.
EN
In the paper implementation of SOSEMANUK stream cipher in FPGA structure Altera Stratix II was described. Specication and security of algorithm was also presented. Analysis of implementation possibility resources usage and efficiency of SOSEMANUK FPGA implementation was made. Paper contains comparison of obtained results with other algorithms implementations of eSTREAM contest hardware profile and with software implementation made by authors of SOSEMANUK.
5
Content available remote Person identification based on iris image analysis with special emphasis on hardware implementation
Grabowski K.
Zeszyty Naukowe. Elektryka / Politechnika Łódzka
|
2010
|
z. 122
13-18
EN
The paper presents main results of PhD dissertation concerning authentication systems based on the analysis of iris pattern. The work presents the possibility of computing hardware acceleration of this process.
PL
W artykule przedstawiono główne rezultaty badań zawartych w rozprawie autora dotyczącej systemów uwierzytelniania osób na podstawie obrazu tęczówki oka. Zaprezentowano wątek sprzętowej implementacji systemu uwierzytelniania 1:N przy użyciu układów FPGA i DSP.
6
Content available Analiza bezpieczeństwa implementacji sprzętowych blokowych algorytmów szyfrowania informacji
Gawinecki J., Bora P.
Biuletyn Wojskowej Akademii Technicznej
|
2008
|
Vol. 57, nr 4
101-116
PL
W artykule przedstawiono skrótowo ataki na implementacje algorytmów blokowych szyfrowania informacji przez analizę ulotu elektromagnetycznego ze szczególnym uwzględnieniem ulotu przewodzonego. Odniesiono się w opisie do ogólnego sformułowania modułu szyfratora z uwzględnieniem rozwiązań zarówno w oparciu o karty procesorowe jak i specjalizowane szyfratory. Na podstawie przedstawionych ataków odniesiono się do bezpieczeństwa i metod zabezpieczeń dla rozwiązań bazujących na ukadach FPGA.
EN
In the paper attacks on implementation of block algorithms for information encryption were briey described. These attacks are based on analysis of electromagnetic emanation especially of conducted emanation. In the description we address to general construction of encryption model and take into account solutions based on smart cards and specialized encryptors as well. On the base of presented attacks we addressed to security and protection methods for solutions based on FPGA circuits.
7
Content available Implementacja standardu szyfrowania AES w układzie FPGA dla potrzeb sprzętowej akceleracji obliczeń
Gielata A., Russek P., Wiatr K.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 5
48-50
PL
Tematem artykułu jest implementacja standardu szyfrowania danych AES-128 w układach reprogramowalnych FPGA. W systemach, gdzie wymagana jest duża szybkość szyfrowania informacji implementacje programowe okazują się zbyt wolne. W związku z tym zachodzi konieczność sprzętowej akceleracji obliczeń, a idealnym rozwiązaniem jest wykorzystanie do tego celu możliwości, jakie dają układy reprogramowalne FPGA. Do implementacji w języku VHDL wybrana została podstawowa wersja algorytmu określonego w standardzie AES. W celu uzyskania maksymalnej szybkości szyfrowania zastosowana została architektura potokowa modułu.
EN
In this paper we investigate hardware implementation of AES-128 cipher standard on FPGA technology. In many network applications software implementations of cryptographic algorithms are slow and inefficient. To solve the problems custom architecture in reconfigurable hardware was used to speed up the performance and flexibility of Rijndael algorithm implementation. We aimed at achieving the maximum speed and efficiency of cipher process, therefore pipeline architecture of AES module was proposed. The investigations involved simulations and synthesis of VHDL code utilizing Virtex4 series of Xilinx.
8
Sprzętowa implementacja pętli programowych
Trifunović K., Dziurzański P.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
59--61
PL
W artykule przeanalizowano strategię sprzętowej ralizacji pętli podczas transformacji kodu źródłowego w ANSI C z dyrektywami standardu OpenMP do opisu sprzętu w języku SystemC. Ze względu na znaczny wpływ opisywanych strategii na wydajność i ilość zasobów potrzebnych do implementacji sprzętowej, opisano możliwe podejścia oraz podano algorytmy i wyniki badań eksperymentalnych opisujących to zagadnienie.
EN
In this paper, we study a loop synthesis strategy used in a transformation of an ANSI C code with OpenMP directives into a code in SystemC hardware description language. Due to the large influence of such strategies on the performance and the amount of resources required by the synthesized code, different approaches are analyzed and algorithms with examples illustrating these issues are provided.
9
Content available remote Cmac and Its Extensions for Efficient System Modelling
Szabo T., Horvath G.
International Journal of Applied Mathematics and Computer Science
|
1999
|
Vol. 9, no 3
571-598
EN
This paper deals with the family of CMAC neural networks. The most important properties of this family are the extremely fast learning capability and a special architecture that makes effective digital hardware implementation possible. The paper gives an overview of the classical binary CMAC, shows the limitations of its modelling capability, gives a critical survey of its different extensions and suggests two further modifications. The aim of these modifications is to improve the modelling capability while maintaining the possibility of an effective realization. The basic element of the first suggested hardware structure is a new matrix-vector multiplier which is based on a canonical signed digit (CSD) number representation and a distributed arithmetic. In the other version, a hierarchical network structure and a special sequential training method are proposed which can constitute a trade-off between the approximation error and generalization. The proposed versions (among them a dynamic extension of the originally static CMAC) are suitable for embedded applications where the low cost and relatively high speed operation are the most important requirements.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.