Autorzy prezentują rozwiązanie sprzętowe kodera i dekodera arytmetycznego zaimplementowanego w układzie FPGA Virtex. Rozwiązanie sprzętowe kodera pozwala na bardziej efektywną niż to ma miejsce w procesorze ogólnego stosowania realizację kodowania entropowego. Zrealizowany kodek jest częścią składową opracowywanego kodera/dekodera JPEG2000. Zastosowanie technologii reprogramowalnej pozwoli na lepsze wykorzystanie zasobów sprzętowych systemu.
EN
Authors present hardware solution of arithmetic encoder and decoder implemented in Xilinx Virtex FPGA. Hardware approach allows for more effective performance of coding if compared to the software implementations. Presented codec is a part of being designed by authors hardware processor for JPEG2000 compression. Utilization of FPGA technology allows for better digital resources usage.
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.