PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 11

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  hardware acceleration
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Akceleracja sprzętowa metody momentów za pomocą układów FPGA
Topa Tomasz
Przegląd Elektrotechniczny
|
2023
|
R. 99, nr 8
17--20
PL
W artykule omówiono możliwości wykorzystania układów logiki programowalnej (FPGA) do przyspieszania obliczeń numerycznych związanych z metodą momentów (MoM), a konkretnie procesu wypełniania macierzy impedancyjnej. Wypełnianie macierzy impedancyjnej podzielono na osiem odrębnych zadań cząstkowych realizowanych w ramach jednego jądra obliczeniowego CPU/FPGA. Otrzymane wyniki symulacji komputerowej pokazują, że zastosowane podejście hybrydowe pozwala prawie trzykrotnie (2.96×) skrócić czas analizy numerycznej obiektów przewodzących w porównaniu do analizy prowadzonej przy użyciu konwencjonalnej (jednordzeniowej) implementacji referencyjnej.
EN
In this paper, an FPGA-based acceleration of the matrix assembly phase of the method of moments (MoM) is presented. To take advantages of the given hardware resources, the assembly phase of the MoM is divided into eight different sub-tasks which are performed concurrently during the runtime. Numerical results show that the proposed FPGA-based approach is about triple as fast as the reference single-core CPU implementation.
2
Implementacja metody momentów w heterogenicznym środowisku obliczeniowym CPU/GPU
Karwowski A., Topa T., Noga A.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2016
|
nr 6
503--505, CD
PL
Opisano implementację metody momentów – sztandarowego narzędzia analizy zagadnień inżynierii pola elektromagnetycznego (anteny, kompatybilność EM, mikrofale) – w heterogenicznym środowisku obliczeniowym CPU/GPU niskobudżetowej stacji roboczej typu desktop. Wykazano możliwość znaczącej poprawy wydajności metody dzięki wykorzystaniu zdolności procesora wielordzeniowego i procesorów strumieniowych karty graficznej do przetwarzania równoległego.
EN
Implementation of the Method-of-Moments – as a tool for the analysis of various electromagnetic engineering problems (antennas, electromagnetic compatibility, microwaves) – on a heterogeneous CPU/GPU platform of a typical low-cost desktop workstation is described in the paper. The possibility of attaining noticeable performance improvement of the method by utilizing potential of both the multi-core CPU processor and graphic card for parallel processing is demonstrated.
3
Content available remote FPAA Accelerator for Machine Vision systems
Szczęsny S., Handkiewicz A., Naumowicz M., Melosik M.
Przegląd Elektrotechniczny
|
2015
|
R. 91, nr 9
184-187
EN
This article presents a proposition of an FPAA-type programmable accelerator for image preprocessing. The structure of the accelerator is modelled basing on CPLD digital circuits. The innovation here – is using the current mode, which makes it possible to implement the accelerator in nanometre technologies. Another original solution proposed in the work is a reconfigurable multi-output current mirror. The article describes the hardware layer and a method for programming it. An implementation of an RGB-to-YCrCb colour space converter is presented. Moreover physical parameters obtained in post-layout simulations are presented as well. The solution can be used as a standalone programmable circuit or as an IPcore for a larger analogue-digital system.
PL
W artykule przedstawiono propozycję programowalnego akceleratora typu FPAA do wstępnej obróbki obrazu. Struktura akceleratora wzorowana jest na cyfrowych układach CPLD. Innowacyjność polega na wykorzystaniu trybu prądowego, co umożliwia realizację akceleratora w technologiach nanometrowych. Kolejnym oryginalnym rozwiązaniem zaproponowanym w pracy jest rekonfigurowalne wielowyjściowe zwierciadło prądowe. W artykule omówiono warstwę sprzętową oraz metodę jej programowania. Zaprezentowano implementację konwertera przestrzeni barw RGB do YCrCb w akceleratorze i przedstawiono parametry fizyczne uzyskane w symulacjach post-layoutowych. Rozwiązanie może być wykorzystane jako samodzielny układ programowalny lub IP-core większego systemu analogowo-cyfrowego.
4
Content available Wykorzystanie akceleracji sprzętowej przy implementacji metryk podobieństwa tekstów
Iwanecki Ł., Koryciak S., Dąbrowska-Boruch A., Wiatr K.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
426--428
PL
Artykuł opisuje badania na temat klasyfikatorów tekstów. Zadanie polegało na zaprojektowaniu akceleratora sprzętowego, który przyspieszyłby proces klasyfikacji tekstów pod względem znaczeniowym. Projekt został podzielony na dwie części. Celem części pierwszej było zaproponowanie sprzętowej implementacji algorytmu realizującego metrykę do obliczania podobieństwa dokumentów. W drugiej części zaprojektowany został cały systemem akceleratora sprzętowego. Kolejnym etapem projektowym jest integracja modelu metryki z system akceleracji.
EN
The aim of this project is to propose a hardware accelerating system to improve the text categorization process. Text categorization is a task of categorizing electronic documents into the predefined groups, based on the content. This process is complex and requires a high performance computing system and a big number of comparisons. In this document, there is suggested a method to improve the text categorization using the FPGA technology. The main disadvantage of common processing systems is that they are single-threaded – it is possible to execute only one instruction per a single time unit. The FPGA technology improves concurrence. In this case, hundreds of big numbers may be compared in one clock cycle. The whole project is divided into two independent parts. Firstly, a hardware model of the required metrics is implemented. There are two useful metrics to compute a distance between two texts. Both of them are shown as equations (1) and (2). These formulas are similar to each other and the only difference is the denominator. This part results in two hardware models of the presented metrics. The main purpose of the second part of the project is to design a hardware accelerating system. The system is based on a Xilinx Zynq device. It consists of a Cortex-A9 ARM processor, a DMA controller and a dedicated IP Core with the accelerator. The block diagram of the system is presented in Fig.4. The DMA controller provides duplex transmission from the DDR3 memory to the accelerating unit omitting a CPU. The project is still in development. The last step is to integrate the hardware metrics model with the accelerating system.
5
Content available Hardware Accelerated Simulation of Crest Factor Reduction Block for Mobile Telecommunications
Nikodem M., Kępa K.
International Journal of Electronics and Telecommunications
|
2012
|
Vol. 58, No. 4
363-368
EN
This paper reports results of the hardware accelerated simulations of the crest factor reduction (CFR) block which is a common element of the radio signal processing path in base stations for mobile telecommunications. Presented approach increases productivity of radio system architects by shortening the time of model architecture evaluation. This enables unprecedented scale of CFR parameter optimization which requires thousands of simulation runs. We use FPGA device and Xilinx System Generator for DSP technology in order to model CFR block in MATLAB/Simulink environment, implement the accelerator and use it for mixed hardware-software simulation. Reported approach reduces simulation time by 70%, provides straight forward use of fixed-point arithmetic and lowers power consumption by 73% at the cost of constant and relatively low overhead on model development.
6
Content available Real-time implementation of moving object detection in video surveillance systems using FPGA
Kryjak T., Gorgoń M.
Computer Science
|
2011
|
Vol. 12
149-162
EN
The article presents the concept of real-time implementation computing tasks in video surveillance systems. A pipeline implementation of a multimodal background generation algorithm for colour video stream and a moving objects segmentation based on brightness, colour and textural information in reconfigurable resources of FPGA device is described. System architecture, resource usage and segmentation results are presented.
PL
W artykule zaprezentowano koncepcję implementacji zadań obliczeniowych wykorzystywanych w systemach nadzoru wizyjnego w czasie rzeczywistym. Opisano implementację wielomodalnej metody generacji tła dla sekwencji wideo zarejestrowanych w kolorze oraz segmentację obiektów ruchomych z wykorzystaniem informacji o jasności, kolorze i teksturze w zasobach rekonfigurowalnych układów FPGA. Zaprezentowano architekturę systemu, zużycie zasobów i przykładowe rezultaty segmentacji.
7
Content available Implementacja algorytmu generacji tła wraz z modułem segmentacji obiektów ruchomych i eliminacji cieni w układach FPGA serii Spartan 6
Kryjak T., Komorkiewicz M., Gorgoń M.
Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie
|
2011
|
T. 15, z. 3
197-217
PL
W artykule opisano implementację systemu detekcji obiektów ruchomych składającego się z kamery cyfrowej, układu FPGA Spartan 6 oraz monitora LCD. Zastosowano metodę detekcji obiektów opartą na obrazach różnicowych, stosując następujące algorytmy: generacja tła, odejmowanie tła i usuwanie cieni. Dokonano modyfikacji i adaptacji algorytmów do potrzeb implementacji FPGA. Podstawą działania systemu są moduły zaimplementowane w języku VHDL: wielowariantowej generacji tła oraz segmentacji obiektów ruchomych na podstawie analizy wartości jasności, koloru i tekstury. Dodatkowo opisano budowę, zaimplementowanych w języku Verilog, modułów umożliwiających komunikację z kamerą, wykonanie transformacji Bayera, konwersji przestrzeni barw RGB na CIE Lab oraz szybkiego interfejsu do zewnętrznej pamięci RAM DDR3. Ponadto w pracy zaprezentowano zużycie zasobów FPGA dla poszczególnych modułów oraz wyniki testów wykonanego systemu.
EN
The article describes an implementation of a moving object detection system consisting of a digital camera, a Spartan 6 FPGA device and a LCD monitor. The object detection method is based on differential images. It uses the following algorithms: background generation, background subtraction and shadow removal. The basis of the system are two modules designed in VHDL: advanced background generation and moving objects segmentation based on brightness, colour and texture analysis. In addition the construction of modules allowing communication with the camera, execution of the Bayer transform, RGB to CIE Lab colour space conversion and fast interface to the external DDR3 RAM is described. The paper also presents the usage of FPGA resources and tests results of the proposed system.
8
Content available remote GPU-based simulation of 3D blood flow in abdominal aorta using OpenFOAM
Malecha Z., Mirosław Ł., Tomczak T., Koza Z., Matyka M., Tarnawski W., Szczerba D.
Archives of Mechanics
|
2011
|
Vol. 63, nr 2
137-137
EN
The simulation of blood flow in the cardiac system has the potential to become an attractive diagnostic tool for many cardiovascular diseases, such as in the case of aneurysm. This potential could be reached if the simulations were to be completed in hours rather than days and without resorting to the use of expensive supercomputers. Therefore we have investigated a possibility of acceleratingmedical computational fluid dynamics (CFD) simulations using graphics processing units (GPUs). Our results for the 3D blood flow in the human abdominal aorta show that by transferring only a part of the computations (linear system solvers) to the GPU, it is possible to make the typical CFD simulations three to four times faster depending on the CFD model being used. Since these simulations were performed on widely available GPUs that had been designed as mass-market PC extension cards, our results suggest that porting larger parts of CFD to GPUs could really bring the technology into hospitals.
9
Zastosowanie układów rekonfigurowalnych we wspomaganiu operacji sortowania danych
Russek R., Jamro E., Wielgosz M., Wiatr K.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 9
155-157
PL
Niniejszy artykuł dotyczy sprzętowej akceleracji operacji sortowania. W proponowanym rozwiązaniu operacja sortowania odbywa się w sposób hybrydowy. Część operacji realizowana jest przez procesor sprzętowy, a cześć przez procesor ogólnego przeznaczenia CPU. W celu przyśpieszenia procesu projektowania procesora dedykowanego, jako język opisu użyto języka projektowania wysokiego poziomu HLS Mitrion-C. Chociaż uzyskane przyśpieszenie rzędu 0,5 nie wydaje się bardzo atrakcyjne, jednak w przypadku zastosowania projektowania wysokiego poziomu jest akceptowalne ze względu na bardzo krotki czas projektowania i uruchomienia koprocesora. W artykule przedstawiono kilka konfiguracji procesora sortującego. Zastosowano układ rekonfigurowalny firmy Xilinx Virtex4.
EN
Data Sorting is a fundamental operation that is implemented by majority of the data mining systems. Consequently, in such solutions as databases it is critical for the overal system performance. Undoubtly, the sorting operation is necessary to perform a data indexing which is essential for efficient implementation of such basic data mining operation as data storing, dat analysis or searching. This article regards to hardware acceleration of sorting. For that purpose, dedicted coprocessor was developed to support CPU. In order to speed-up the design process, High Level Synthesis (HLS) language, Mitrion-C, was utilized as a design entry. The article presents several configurations of the sorting processor. Xilinx Virtex4 was used as an implementation platform.
10
Content available remote Utilization of FPGA Architectures for High Performance Computations
Dąbrowska-Boruch A., Jamro E., Janiszewski M., Kuna D., Machaczek K., Russek P., Wiatr K., Wielgosz M.
Computational Methods in Science and Technology
|
2010
|
Vol. spec. iss. (1)
63-69
EN
The primary intention of this paper is to present the results of several cases where the FPGA technology was used for high performance calculations. We gathered applications that had been developed over the last couple of years. Over this period of time we observed that there had been a rapid growth of interest in the utilization of FPGA for HPC. Basing on our expertise we give selected metrics, results and conclusions which, in our opinion, are important for anyone who is interested in FPGA as an alternative for faster computations. A brief description of the characteristics of FPGA and FPGA usage for acceleration are also included for novices on the subject.
11
Content available remote Hardware-software system for acceleration of image processing operations
Cyganek B.
Machine Graphics and Vision
|
2006
|
Vol. 15, No. 3/4
329-337
EN
The paper presents design and architecture of a hybrid software/hardware system for acceleration of image processing. The front end consists of a software interface that defines the basic data structures and exchange mechanisms for connecting to external software. The back end consists of a hardware board which is responsible for acceleration of image computations. Thus, the two main components follow the handle/body concept, which allows modifications to the implementation without changes in interfaces. This flexibility allows for better resource usage, and faster development, and facilitates system extensions. In this paper we present the design and implementation issues for the system, as well as discuss its run-time performance for the selected image operations.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.