Wyniki wyszukiwania - BazTech

Ograniczanie wyników

1 Przegląd Elektrotechniczny

1 2018

Znaleziono wyników: 1

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: generalized parallel counter

Sortuj według:

Ogranicz wyniki do:

Implementation of multi-operand addition in FPGA using high-level synthesis

Smyk R., Czyżak M.

Przegląd Elektrotechniczny

2018

R. 94, nr 2

170--173

The paper presents the results of high-level synthesis (HLS) of multi-operand adders in FPGA using the Vivado Xilinx environment. The aim was to estimate the hardware amount and latency of adders described in C-code. The main task of the presented experiments was to compare the implementations of the carry-save adder (CSA) type multi-operand adders obtained as the effect of the HLS synthesis and those based on the basic component being 4-operand adder with fast carry-chain available in FPGA’s implemented in Verilog. However, the HLS synthesis is simplifies the design and prototyping process but the received results indicate that the circuit obtained as the result of such synthesis requires twice more resources and is slower than its counterpart design using Verilog.

W pracy zaprezentowano rezultaty syntezy wysokopoziomowej sumatorów wielo-operandowych w środowisku Vivado Xilinx. Celem pracy była ocena złożoności sprzętowej i opóźnienia sumatorów uzyskanych poprzez opis w języku C. Głównym zadaniem przeprowadzonych eksperymentów było porównanie implementacji sumatorów zachowujących przeniesienie otrzymanych w wyniku syntezy wysokopoziomowej i tych implementowanych w języku Verilog wykorzystujących łańcuch szybkich przeniesień w FPGA. Uzyskane rezultaty wskazują, że wprawdzie synteza wysokopoziomowa układów jest znacznie prostsza i pozwala na szybsze uzyskanie implementacji, jednak otrzymuje się struktury wymagające dwukrotnie większych zasobów sprzętowych niż to ma miejsce w przypadku użycia języka Verilog.