Wyniki wyszukiwania - BazTech

1

Projektowanie mikrofalowych potrajaczy częstotliwości z wykorzystaniem diod Schottky'ego

Woźniak Kinga, Szczepaniak Zenon

Elektronika : konstrukcje, technologie, zastosowania

|

2020

|

Vol. 61, nr 2

23--27

PL

W artykule zaprezentowano metodykę projektowania potrajaczy częstotliwości sygnału mikrofalowego z wykorzystaniem diod Schottky’ego. Wyprowadzono zależności opisujące proces powielania częstotliwości dla antyrównoległej pary diod oraz zaprezentowano optymalną strukturę potrajacza. Proces projektowania został zilustrowany na przykładzie projektu potrajacza dla częstotliwości wejściowej 1 GHz, dla którego przedstawiono wyniki symulacji oraz pomiarów układu zrealizowanego w technologii NLP.

EN

The paper comprises design methodology for frequency triplers based on Schottky diodes. The frequency multiplication process is introduced and mathematically described for a pair of anti-parallel diodes. The optimal circuit structure of frequency tripler has been introduced. The design process has been illustrated for a case of the tripler with the input frequency equal to 1 GHz. The simulation results and the measurements are provided for the circuit fabricated in microstrip line technology.

2

Wykorzystanie zasobów FPGA do wyrównywania faz przebiegów taktujących

Matuszewski Ł., Jessa M., Ślęzak P.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 7

623-625

PL

W artykule opisano projekt układu do wyrównywania fazy przebiegu o powielonej częstotliwości do fazy przebiegu, którego częstotliwość powielono. Zaproponowany algorytm wyrównywania faz można zaimplementować w układzie FPGA, w którym producent przewidział mechanizm powielania częstotliwości sygnału wejściowego. Algorytm jest bardzo oszczędny w wykorzystaniu zasobów i nie wymaga konstruowania detektorów fazy o dużej rozdzielczości pomiaru różnicy faz.

EN

The paper describes design of a circuit that aligns the phase of a signal with multiplied frequency to the phase of a signal whose frequency is multiplying. The proposed phase aligning algorithm can be implemented in an Field Programmable Gate Array (FPGA) which supports the mechanism of frequency multiplication. The algorithm is very economical in usage of the FPGA resources and it does not require to use phase error measurements with high resolution. The principle of its work is illustrated in Figs. 1 and 2. A circuit that implements the algorithm consists of a START/STOP detector, a delay T whose value must be greater than the period of the signal with multiplied frequency, two latches and a delay line built into the FPGA whose value is controlled by a simple control module. Instead of measuring the value of the phase error between START and STOP signals, we check if signal START gets ahead of signal STOP or if it is delayed. If Qa="1" and Qb="0", the delay of the delay line from input START is increased by a quant. If Qa="1" and Qb="1" the delay of this line is decreased by a quant. In other cases the control circuit does not perform any operation. Subsequent checks are performed with frequency of signal STOP. In the design described in this paper the IODELAY line, available in Virtex-5 (XC5VLX50T), is used. The elementary delay of this line is about 75 ps. The phase alignment error observed for multiplication coefficients from 2 to 32 is between 150 ps and 240 ps.

3

Niskomocowy generator przestrajany napięciem na częstotliwość 1 GHz jako kluczowa

Zaziąbł A.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 8

918-921

PL

Wymagania współczesnych systemów pomiarowych kierują nowe wyzwania w projektowaniu niskomocowych układów zegarowych wysokich częstotliwości. Możliwości techniczne wytworzenia sygnału przy użyciu klasycznego generatora opartego o filtr kwarcowy są ograniczone do kilkudziesięciu megaherców. Zatem taktowanie układów w zakresie gigahercowym nie jest możliwe bez systemu multiplikacji częstotliwości. Proponowanym rozwiązaniem jest pętla fazowa, której głównym blokiem jest niskoszumny generator przestrajany napięciem. Pobór mocy generatora jest poniżej 300 žW, przy zachowaniu dobrych właściwości szumo-wych, gdzie drżenie fazy jest na poziomie 1,25 ps. Proponowany generator został zaprojektowany w technologii 0,18 žm CMOS.

EN

Demand of modern measurement systems in nuclear science is guided the new challenges in design of low power high frequency clock generation systems. A technical possibility for clock generation using the classical generator based on a quartz filter is limited to tens of megahertz. Thus, the 1 GHz clock generation is not possible without a frequency multiplier system. The task is so difficult to realise, because made in submicron process, where the integration of analog and digital blocks poses serious challenges. The proposed solution is a low power voltage controlled oscillator with the center frequency of 1 GHz and pseudo-differential architecture, resistant to process variations and cooperating with charge pump phase locked loop. Power consumption of VCO is below 300 žW, while maintaining good noise properties, where the jitter is 1.25 ps. The proposed generator is designed in 0.18 žm CMOS technology. In this paper the first section describes the architecture of the phase locked loop for which the presented VCO is suited. Then all the functional blocks of the generator are described in detail including a current controlled oscillator, V-I converter and differential to single ended converter. In the last section the simulation results and the method of process variation minimisation are given.

4

A 800 µW 1 GHz Charge Pump Based Phase-Locked Loop in Submicron CMOS Process

Zaziabl A. J.

International Journal of Electronics and Telecommunications

|

2010

|

Vol. 56, No. 4

411-416

EN

Demand of modern measurement systems in submicron CMOS process introduced new challenges in design of low power high frequency clock generation systems. Technical possibilities for clock generation using classical oscillator based on a quartz filter is limited to tens of megahertz. Thus, 1 GHz clock generation is not possible without a frequency multiplier system. It is difficult to achieve, because in submicron process, where the integration of analog and digital blocks poses serious challenges. The proposed solution is a low power charge pump phase-locked loop (CPPLL) with the center frequency of 1 GHz. It combines various modern circuit techniques, whose main aim is to lower power consumption, which is below 800µW for the whole PLL, while maintaining good noise properties, where the jitter rms is 8.87 ps. The proposed phase-locked loop is designed in 0.18 µm CMOS process.

5

Projektowanie potrajaczy częstotliwości skompensowanych temperaturowo z wykorzystaniem diod Schottky'ego

Szczepaniak Z. R., Sawicka-Szczepaniak K.

Prace Przemysłowego Instytutu Telekomunikacji

|

2004

|

Vol. 54, z. 133

1-8

PL

Przedstawiono analizę matematyczną procesu powielania częstotliwości przy użyciu obwodów z diodami Schottky'ego. Przeanalizowano wpływ temperatury na charakterystykę prądowo-napięciową diody oraz efektywność procesu potrajania częstotliwości. Przedstawiono strukturę potrajacza wykorzystującą efekt kompensacji zmian poziomu mocy wyjściowej w funkcji zmian temperatury. Zaprezentowano projekt potrajacza oraz wyniki symulacji i pomiarów potwierdzające poprawność analizy.

EN

The mathematical analysis of frequency multiplying process with the use of the circuit with Schottky diodes was presented. The influence of the temperature on the diode IV characteristic and frequency tripling efficiency was analysed. A tripler circuit structure with compensation of the output power changes due to the temperature was presented. To confirm the analysis, the design, simulations, and measurement of the compensated tripler were done and shown.