Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: error-correcting codes

Sortuj według:

Ogranicz wyniki do:

Experimental research of turbo-codes application in telemedicine systems with wireless body area sensor networks

Kvyetnyy Roman N., Ivanov Yuriy Yu., Kulyk Yaroslav A., Knysh Bogdan P., Krivogubchenko Sergiy G., Ivanov Igor Yu., Wójcik Waldemar, Sagymbekova Azhar, Askarova Nursanat

Przegląd Elektrotechniczny

2019

R. 95, nr 4

167--171

The paper shows telemedicine system with wireless body area sensor networks as a potential technology to provide extremely high quality and convenience for people.We discuss a communication process unit with turbo-codec, that can work with necessary requirements, such as extremely low signal power and high reliability of data transmission. also, the turbo-encoding and decoding math is briefly overviewed. the simulation of turbo-codec work in these networks is shown. experimental functions of bit error rate are found.

W artykule przedstawiono system telemedyczny z bezprzewodowyą siecią czujników umieszczaną w obszarze ciała jako potencjalną technologię, która ma zapewnić wyjątkowo wysoką jakość i wygodę dla ludzi. Przedstawiony proces komunikacyjny może pracować przy wymaganiach tj. wyjątkowo niska moc sygnału i wysoka niezawodność transmisji danych.

Sieć Banyana w implementacji sprzętowej dekodera LDPC

Sułek W.

Pomiary Automatyka Kontrola

2011

R. 57, nr 1

36-38

Kody LDPC stanowią jedną z najnowocześniejszych metod kodowania dla celów korekcji błędów. Artykuł dotyczy sprzętowego dekodera podklasy kodów LDPC zorientowanych na implementację, który został opracowany w formie syntezowalnego opisu w języku VHDL. Jak pokazały wyniki syntezy, znaczną część powierzchni dekodera zajmuje moduł konfigurowalnej sieci połączeń. Sieć składa się z zestawu multiplekserów, które propagują dane z pamięci do jednostek obliczeniowych. Synteza behawioralnego opisu tego modułu daje niekorzystne wyniki. Dlatego też zaproponowano opis strukturalny z wykorzystaniem idei sieci Banyana oraz zestawu multiplekserów wyjściowych. Dzięki temu osiągnięto nawet kilkudziesięcioprocentową oszczędność powierzchni dekodera.

Low-Density Parity-Check codes are one of the best modern error-correcting codes due to their excellent error-correcting performance and highly parallel decoding scheme. This paper deals with a hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The parameterizable decoder has been designed in the form of synthesizable VHDL description. Implementation in Xilinx FPGA devices achieves the throughput equal to nearly 100Mb/s. A significant part of the decoder area is occupied by the configurable interconnection network. The network consists of a set of multiplexers that propagate the data from the memory to computation units. The behavioral description of the interconnection network gives quite poor synthesis results: the decoder area is large and exponentially dependent on the number of inputs / outputs. Instead of the straightforward behavioral description, the switching network can be described structurally making use of ideas known from the theory of telecommunication switches: Benes or Banyan networks. In the paper there is presented in detail the interconnection network implementation based on the Banyan switch with additional multiplexer stage to enable non-power-of-2 numbers of outputs. Comparison of the synthesis results for the network based on the behavioral and Banyan structural description shows significant decrease in the decoder area in the second case.