PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 4

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  dynamic comparator
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Low power dynamic comparator design in 90nm technology
Aneesh K., Divya P.S., Manoj G., Vijila Moses
Przegląd Elektrotechniczny
|
2023
|
R. 99, nr 8
161--164
EN
This work proposes a dynamic comparator design for biomedical signal acquisition. The circuit consumes 4.598uW of power and the propagation delay is found as 39.26ps.The offset voltage variation is 1.33mV, which is the best amongst contemporary designs. The design is simulated using 90nm CMOS scale technology. The designed circuitry of the system is having only 11 number of transistors which make the system more optimised for real time application. The layout area of the design is found as 20.76um2.The circuit is simple, linear and area efficient and this makes it suitable for low power applications.
PL
W tej pracy zaproponowano projekt dynamicznego komparatora do akwizycji sygnału biomedycznego. Obwód zużywa 4,598 uW mocy, a opóźnienie propagacji wynosi 39,26 ps. Zmienność napięcia przesunięcia wynosi 1,33 mV, co jest najlepszym wynikiem wśród współczesnych projektów. Projekt jest symulowany przy użyciu technologii skali CMOS 90 nm. Zaprojektowany obwód układu ma tylko 11 tranzystorów, co sprawia, że układ jest bardziej zoptymalizowany do zastosowań w czasie rzeczywistym. Powierzchnia układu projektu wynosi 20,76 um2. Obwód jest prosty, liniowy i efektywny powierzchniowo, dzięki czemu nadaje się do zastosowań o niskim poborze mocy.
2
Content available Design of Low–power 4-bit Flash ADC Using Multiplexer Based Encoder in 90nm CMOS Process
Shylu Sam D. S., Sam Paul P., Jeba Jingle Diana, Mano Paul P., Samuel Judith, Reshma J., Sudeepa P. Sarah, Evangeline G.
International Journal of Electronics and Telecommunications
|
2022
|
Vol. 68. No. 3
565--570
EN
This work describes a 4-bit Flash ADC with low power consumption. The performance metrics of a Flash ADC depend on the kind of comparator and encoder used. Hence openloop comparator and mux-based encoder are used to obtain improved performance. Simulation results show that the simulated design consumes 0.265mW of power in 90nm CMOS technology using cadence-virtuoso software. The circuit operates with an operating frequency of 100MHz and a supply voltage of 1V.
3
Content available remote Projekt dynamicznego komparatora z korekcją napięcia niezrównoważenia w dziedzinie czasu
Kaczmarczyk Piotr, Kmon Piotr
Przegląd Elektrotechniczny
|
2020
|
R. 96, nr 12
119--122
PL
W artykule zaprezentowano dwustopniowy komparator dynamiczny z możliwością kalibracji napięcia niezrównoważenia w dziedzinie czasu. Układ został zaprojektowany w technologii CMOS 28 nm. Główną zaletą przedstawionej metody kalibracji jest możliwość minimalizacji napięcia niezrównoważenia bez dodatkowego obciążania pojemnościami pierwszego stopnia układu. Dzięki zastosowaniu regulowanej przez użytkownika linii opóźniającej możliwe jest zmniejszenie napięcia niezrównoważenia o 15 mV, co pozwala skutecznie zniwelować istniejące w zaprojektowanym układzie rozrzuty i utrzymać szybkość odpowiedzi komparatora odpowiednią do pracy z częstotliwością 2 GHz.
EN
In the paper, a two-stage dynamic comparator with a time-domain offset calibration technique is presented. The circuit has been designed in CMOS 28 nm technology. The main advantage of the proposed method is the ability to minimize an offset voltage without additional capacitive loading of the dynamic amplifier. Thanks to the application of a user-tuned delay line, the offset voltage has been reduced by the value of ±15 mV, which effectively eliminates mismatches in the designed circuit and maintains the comparator response speed appropriate for operation at 2 GHz.
4
Content available Dynamic comparator design in 28 nm CMOS
Kaczmarczyk Piotr, Kmon Piotr
International Journal of Microelectronics and Computer Science
|
2018
|
Vol. 9, nr 4
149--154
EN
The paper presents a dynamic comparator design in 28 nm CMOS process. The proposed comparator is a main block of an asynchronous analog-to-digital converter used in a multichannel integrated circuit dedicated for X-ray imaging systems. We provide comparator’s main parameters analysis, i.e. voltage offsets, power consumption, response delay, and input-referred noise in terms of its dimensioning and biasing. The final circuit occupies 5×5 μm2 of area, consumes 17.1 fJ for single comparison with 250 ps of propagation delay, and allows to work with 4 GHz clock signal.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.