Wyniki wyszukiwania - BazTech

1

Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS

Szcześniak W.

Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej

|

2008

|

Nr 25

151-154

PL

W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.

EN

This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.

2

Ocena parametrów użytkowych układów cyfrowych CMOS. Cz. 2, Straty energii

Gołda A., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2003

|

Vol. 49, z. 4

567-595

PL

Duża część współcześnie projektowanych układów VLSI pracuje w przenośnych urządzeniach, takich jak protezy dla niepełnosprawnych, telefony, komputery itp. Główny problem projektowy polega na oszczędności energii zasilającej, w tym synteza logiczna, wymagają wnikliwego poznania mechanizmów fizycznych strat energii. Niniejsza praca dotyczy oceny użytkowych parametrów cyfrowych układów CMOS. W pierwszej części artykułu omówiono modele podstawowych bramek CMOS, na podstawie których przeanalizowano między innymi marginesy zakłóceń oraz czasy propagacji tych bramek, a także ich pobór prądu w funkcji napięcia zasilania. Natomiast w tej części artykułu przedstawione zostały rezultaty oszacowania strat energii w układach CMOS oraz wyniki pomiarów rzeczywistych wartości parametrów bramek wykonanych w technologii Alcatel MIETEC CMOS 0.7u -C07MA - C07MD - straty energii, czasy propagacji. W drugim rozdziale tego artykułu krótko scharakteryzowano rodzaje, przyczyny i miejsca powstawania strat energii w cyfrowych układach scalonych CMOS. Przedmiotem analizy trzeciego rozdziału jest konsumpcja energii. Oceny strat energii dokonano na dwa sposoby: poprzez analizę teoretyczną i symulacje w programie PSPICE. Przeprowadzona analiza teoretyczna dotyczy dynamicznych (Edyn) i statycznych (Est) rodzajów strat energii. Dynamiczne straty podzielono na dwie składowe: przeładowania pojemności występujących w układzie (EdynCAP) oraz straty związane z przepływem prądu quasi zwarcia (EdynSC). Na podstawie modeli podstawowych bramek CMOS (z części I artykułu) dokonano oceny quasi zwarciowego poboru energii, zaś poprzez analizę pojemności układu oszacowano pobór energii przeładowania pojemności. W końcowej części tego rozdziału znajduje się także zestawienie całkowitych strat energii podstawowych elementów CMOS od inwertera do czterowejściowych bramek NAND i NOR. Rozdział czwarty zawiera wyniki eksperymentalnej weryfikacji przeprowadzonych analiz teoretycznych i symulacyjnych konsumpcji energii i czasów propagacji poszczególnych bramek. W tym celu zaprojektowano i sfabrykowano dwa testowe układy scalone w technologii Alcatel MIETEC CMOS 0.7u - C07MA -C07MD. Przeprowadzone pomiary umożliwiły również uzyskanie informacji o stratach występujących w połączeniach zewnętrznych (między układami scalonymi). Dzięki takim analizom teoretycznym straty energii i czasy opóźnień mogą zostać oszacowane już na etapie projektowania cyfrowego układu scalonego CMOS. Natomiast rozszerzenie tej oceny na cały system elektroniczny może zostać dokonane poprzez uwzględnienie parametrów połączeń zewnętrznych. Jest to szczególnie ważne przy projektowaniu systemów o obniżonym poborze energii - Low Power.

EN

A large number of nowadays designed VLSI circuits work in portable devices as prosthesis for disabled people, phones, computers, etc. The main design problem is power supply energy saving. A lot of authors try to solve this problem. Variety of energy minimisation methods, with logic synthesis included, demand deep knowledge of physical mechanism of energy losses. The paper concerns assessment of utilitarian parameters digital CMOS circuits. The first part of the article contains model of basic CMOS gates. Analysis of noise margins, propagation time delay, and the gate current versus input voltage are performed on the basis of these models. Whereas, in this part of article the resutls of energy losses estimation of CMOS circuits and the results of actual values of gate parameters measurements are presented. The test integrated circuits were designed and performed in Alcatel MIETEC CMOS 0.7u-C07MA-C07MD technology. In the second chapter kinds, causes, and origin places of energy losses of digital CMOS integrated circuits are characterised. Third chapter discusses energy consumption. Estimation of energy losses was performed in two manners: theoretical and simulation (PSPICE). Performed analysis refers to dynamic (Edyn) and static (Est) kinds of energy losses. The dynamic losses consist of two components: capacitance charging / discharging (EdynCAP) and quasi short-circuit (EdynCS). On the basis of bascs CMOS gates models (part I of this article) the estimation of quasi short-circuit energy losses were performed, and estimation of capacitance charging / discharging energy losses were done by analysis of circuit capacitance. The set of total energy losses of basic CMOS gates (from inverter to four-input NAND and NOR gates) is also presented in this chapter. Fourth chapter consist of results of experimental verification of performed theoretical and simulation analysis of energy consumption and propagation time delays. Two test chips were designed and performed in Alcatel MIETEC CMOS 0.7u-C07MA-C07MD technology in order to do measurements of real amounts of these parameters. The measurements enable to get some information about external (between integrated circuits) connections. Thanks to analysis like were performed, the energy consumption and propagation time delays of digital CMOS integrated circuit can be done during the design stage. Whereas, evaluation of these parameters can be extended out to entire electronic system by taking into consideration the results of measurements of external connections. This is important especially for Low Power designs.

3

Modelowanie charakterystyk bramek CMOS w programie SPICE

Górecki K., Szajfler A.

Mikroelektronika i Informatyka : prace naukowe

|

2002

|

Z. nr 2

31-36

PL

Praca dotyczy modelowania własciwości układow cyfrowych CMOS. W pracy przedstawiono postać wbudowanego w programie SPICE modelu podstawowej bramki CMOS oraz przedyskutowano ograniczenia tego modelu. Nastęnie zaproponowano postać autorskiego modelu inwertera CMOS oraz sposób implementacji tego modelu w programie SPICE. Poprawność modelu zweryfikowano eksperymentalnie, a rozważania teoretyczne zilustrowano wynikami pomiarów i obliczeń.

4

Estymacja strat energii w układach cyfrowych CMOS

Kołodziej J., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2001

|

Vol. 47, z. 3

303-322

PL

W pracy przedstawiono analizę strat energii (mocy) występującą w układach cyfrowych VLSI CMOS. Zaproponowano algorytm do oszacowania tych strat, a na jego bazie napisano program MPET, który może współpracować z programem PSPICE. Przedstawiono przykłady i wnioski płynące z analizy wielu układów cyfrowych. Opisana analiza i oprogramowanie może być przydatne do oceny strat występujących w układach cyfrowych VLSI w szczególności przy projektowaniu układów "Iow power".

EN

The paper presents an analysis of losses of energy in digital VLSI CMOS circuits. The algorithm for the loses estimation is proposed. On the base of the algorithm the MPET program is created. The program is able to be included as a module to PSPICE package. Some examples and conclusions coming from analysis of a number of digital circuits are presented. The software may be useful for energy losses estimation in digital VLSI