Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Powiadomienia systemowe

Sesja wygasła!

Znaleziono wyników: 3

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: delay-locked loop

Sortuj według:

Ogranicz wyniki do:

Digitally programmable delay-locked-loop with variable charge pump current

Lopes B., Paulino N., Goes J., Steiger-Garçăo A.

International Journal of Microelectronics and Computer Science

2010

Vol. 1, nr 3

269-276

This paper presents a digitally programmable delay line intended for use as timing generator in a RADAR ranging system. The architecture of the programmable delay uses a ΣΔ modulator to generate a reference clock with a delay unaffected by component matching. This reference clock has a large jitter noise component that is filtered by delay lock loop (DLL). The programmable delay can produce a delay ranging from 20 ns to 100 ns, because of the large delay variation, it is necessary to use a variable charge pump current in the DDL, in order to guaranty stability for all the desired delay values. The electrical design of the circuit, in a 0.13-/žm 1.2-V CMOS technology, will be presented, as well as electrical simulations results of the complete system.

Virtual time counters with ISA, PCI and PXI interfaces

Kalisz J., Różyc K., Jachna Z.

Metrology and Measurement Systems

2003

Vol. 10, nr 3

331-338

This paper describes the design and test data of precise virtual counters realized as PC computer cards with the ISA, PCI, and PM interfaces. Thanks to the use of a specialized, interpolating counter chip fabricated in CMOS FPGA technology, the 200 ps resolution was achieved in single measurements of time intervals within the range of 0 to 43 s. The frequency can be measured up to 1.1 GHz. The input configuration (impedance, polarity and threshold level) can be selected by software operating in the Windows environment.

Artykuł zawiera opis uniwersalnych liczników czasu i częstotliwości, zrealizowanych w postaci kart komputerowych z interfejsami ISA, PCI i PXI. Opisana jest budowa blokowa liczników oraz niektóre szczegóły konstrukcyjne. Dzięki zastosowaniu oryginalnego układu licznikowego, zrealizowanego w technologii CMOS FPGA, uzyskano rozdzielczość 200 ps przy pojedynczych pomiarach odcinków czasu oraz 1 ps przy uśrednianiu. Częstotliwość jest mierzona do 1.1 GHz. Opisane są również wyniki testów, w tym porównanie z typowymi licznikami komercyjnymi

An improved model of delay-locked loop in the z-domain

Orżanowski T.

Metrology and Measurement Systems

2003

Vol. 10, nr 3

309-318

This paper presents an improved z-domain model of the delay-locked loop (DLL). This model describes more accurately the behavior and characteristics of the DLL than the commonly used s-domain models. Since DLL is a mixed-mode circuit, I show a transformation method of the continuous-time part of DLL from s-domain into z-domain. I derive the discrete-time transfer function of the DLL and define the stability conditions for some transfer functions of the loop filter. The z-domain DLL models described by other authors are also discussed.

Artykuł przedstawia udoskonalony model dyskretny pętli DLL (Delay-locked loop) w dziedzinie z. Model ten dokładniej opisuje działanie i właściwości pętli niż stosowany powszechnie model w dziedzinie s. Ponieważ DLL jest układem mieszanym, zatem w artykule przedstawiono metodę transformacji części ciągłej pętli z dziedziny s do dziedziny z. Na podstawie nowego modelu w dziedzinie z wyprowadzono transmitancję dyskretną pętli DLL i dla dwóch transmitancji operatorowych filtru, podano warunki stabilności pętli. W artykule sa dyskutowane modele DLL w dziedzinie z opisane w literaturze.