Wyniki wyszukiwania - BazTech

1

Design for reliability: delay faults modeling and simulation for CMOS flip-flops

Cai H., Liu K., An T, Naviner L

International Journal of Microelectronics and Computer Science

|

2014

|

Vol. 5, nr 3

98--104

EN

Continuously scaling down of CMOS technology brings on low power but also reliability problems such as aggravated aging effects and process variations. They can inﬂuence and degrade the performance of integrated circuits. In recent years, reliability issues of 65nm CMOS node has been intensively studied. In this work, a reliability assessment approach considering aging mechanisms and parametric process variation induced delay fault is proposed in design loop. Negative bias temperature instability (NBTI) and hot carrier injection (HCI) induced degradation are simulated in 65nm ﬂip-ﬂops with different architectures. An example with simple combinational logic (65nm full adder) illustrates this approach for fault probability. It is concluded that process variations are more important comparing to aging effects induced degradation when designing low power digital ﬂip-ﬂops.

2

An Algorithm of the Test Pairs Minimization by means of the Incompatibility Graph

Czerwiński R., Rudnicki T.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 6

573-575

EN

A heuristic method of the test pairs minimization in Two-Pattern testing is presented. The method is designed for test pattern generators including ROM and MISR, while the goal of the minimization is reduction of the ROM size. The method is based on the coloring the incompatibility graph. Authors present original application of the coloring the incompatibility graph. Introduced in the paper algorithm is very compact and can be implemented as a quick computer program. Primary experiments prove the high effectiveness of the method.

PL

W niniejszej pracy przedstawiono heurystyczną metodę minimalizacji liczby par testowych potrzebnych do testowania uszkodzeń opóźnieniowych. Metoda ta polega na tworzeniu w kolejnych etapach minimalizacji grafu niezgodności par testowych. Minimalizacja opiera się na kolorowaniu takiego grafu. Ostateczna liczba par testowych jest równa liczbie chromatycznej grafu. Naturalnie, kolory przyporządkowane poszczególnym wierzchołkom grafu zawierają informację, które pary testowe mają być ze sobą sklejane. O końcowej liczbie par testowych po procesie sklejania decyduje liczba stanów nieokreślonych występujących w parach testowych przed procesem sklejania. Jeżeli liczba tych stanów jest duża, wówczas istnieje wiele możliwości sklejania par testowych. Jednak tylko kilka rozwiązań sklejania daje minimalną końcową liczbę par testowych po procesie sklejania. Metoda nie wymaga rozwiązania problemu pokrycia znanego z klasycznych metod minimalizacji. Kilka sklejonych par testowych (rys. 3) w jedną parę testową (rys. 4) oznacza, że w jednym takcie zegarowym zostanie przetestowanych kilka ścieżek układu ze względu na występowanie w nich uszkodzeń opóźnieniowych. Mniejsza liczba par testowych oznacza mniejszą liczbę słów programujących, a także mniejsze wykorzystanie pamięci ROM generatora par testowych z pamięcią ROM (rys. 1) przy jednoczesnym wysokim współczynniku pokrycia par testowych. Dodatkową zaletą mniejszej liczby par testowych jest mniejsza liczba potrzebnych taktów zegarowych do ich generacji. Poszczególne kroki metody minimalizacji liczby par testowych (rys. 6) zostały przedstawione na prostym przykładzie (rys. 5). Wstępne wyniki eksperymentów dają bardzo dobre wyniki.

3

Zmodyfikowany generator par testowych dla uszkodzeń opóźnieniowych

Rudnicki T.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 7

435-437

PL

W artykule przedstawiono metodę generacji par testowych pobudzających uszkodzenia opóźnieniowe. Źródłem par testowych jest zmodyfikowany rejestr MISR. Modyfikacja rejestru MISR polega na podwojeniu jego długości. Dzięki temu udało się ograniczyć do jednego liczbę słów programujących, a tym samym zrealizować generator par testowych bez jakiejkolwiek pamięci. To spowodowało, że uzyskano podobne rezultaty jak dla generatora par testowych z pamięcią ROM, co jest główną zaletą przedstawionego generatora par testowych.

EN

A method of generating test pairs for delay faults is presented in the paper. A modified MISR register is the source of test pairs. Modification of this register consists in doubling its length (Fig. 3). Test pairs are only generated at a half of the MISR register chosen outputs. Doubling the MISR register makes it possible to generate all possible test pairs, which was proved in the papers [2, 3, 4]. The disadvantage of this solution is too large number of clock cycles. The test pairs for the delay faults include a quite number of don't cares. It enables a considerable reduction of the test pairs. Minimising the number of test pairs means a smaller number of clock cycles at a very high coverage factor of the test pairs. The process of merging the test pairs is shown on example. The number of programming words is limited to only one due to this modification. In consequence, it enables producing a generator of test pairs without ROM. There are presented the experimental results of generating the test pairs for benchmarks of ISCAS'89. The number of benchmark inputs was limited to 32. The results are similar to those for the generator of test pairs with ROM [1, 2, 4] (Fig. 1). The coverage factor is somewhere between 65% and 95% at the sequence length ranging from 160 to 300k clock cycles. The main advantage of this solution is the lack of ROM.

4

Test Pattern Generator for Delay Faults

Rudnicki T., Hławiczka A.

Theoretical and Applied Informatics

|

2007

|

Vol. 19, No. 1

19-36

EN

One of the recently proposed solutions to the problem generation of test pairs' patterns to target delay faults is a Multiple Input Signature Register (MISR). The paper proposes a method to minimize control words and to modify the operation diagram of the Test Pattern Generator (TPG) aiming at achieving acceptable test times while ensuring a very high coverage of Path Delay Faults (PDF). Experimental results are presented, in which the method of test pairs for benchmarks of the International Symposium on Circuits and Systems in 1989 (ISCAS'89) has been employed [6]. Benchmarks presented in ISCAS'89 are sequential circuits. These results confirm a high effectiveness of this method compared to other solutions.

PL

Rejestr MISR pobudzany słowami odczytywanymi z pamieci ROM jest jednym z ostatnio oferowanych rozwiazan problemu generacji par testowych dla sciekowych uszkodzen opóznieniowych. W niniejszej pracy przedstawiono koncepcje zmniejszania liczby słów programujacych oraz takiej modyfikacji grafu pracy generatora par testowych, która pozwala na uzyskanie akceptowalnego czasu testowania przy stosunkowo wysokim współczynniku pokrycia sciekowych uszkodzen opóznieniowych. W pracy przedstawiono rezultaty eksperymentów, w których wygenerowano opracowana metoda pary testów dla benchmarków przedstawionych na konferencji ISCAS’89 [6]. Benchmarki przedstawione na tej konferencji sa układami sekwencyjnymi. Rezultaty te potwierdzaja znaczna skutecznosc metod w porównaniu z innymi rozwiazaniami z rónych zródeł, udostepnianie informacji uytkownikom za posrednictwem kanałów mobilnych i standardowych łaczy telekomunikacyjnych, itp.