Wyniki wyszukiwania - BazTech

1

Modulacja PA-BICM-ID – transmisja w kanale wielodrogowym z zanikami

Krasicki M.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2016

|

nr 6

197--200, CD

PL

Zaprezentowano sposób użycia techniki PA-BICM-ID (Packet Appended Bit-Interleaved Coded Modulation with Iterative Decoding) w systemie wykorzystującym zwielokrotnienie OFDM, transmitującym w kanale ze skorelowanymi w dziedzinie czasu i częstotliwości zanikami Rayleigha. Przeprowadzono badania symulacyjne efektywności widmowej systemu dla dwóch modeli kanału (o różnych wartościach średniokwadratowego rozrzutu opóźnień) i dwóch wartościowości modulacji.

EN

In this paper it is shown how to apply a current transmission scheme called Packet-Appended Bit-Interleaved Coded Modulation with Iterative Decoding (PA-BICM-ID) in an OFDM-aided system transmitting over a time- and frequency-correlated Rayleigh fading channel. The performance of a proposed solution is examined in terms of system spectral efficiency. Two channel models, characterized by different r.m.s. time delay spread, as well as two cases of modulation order are considered.

2

System WLAN z iteracyjnym dekodowaniem multisymboli OFDM

Kotrys R., Krasicki M., Remlein P., Stelter A., Szulakiewicz P.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2014

|

nr 8-9

738--740

PL

Zaproponowano zastosowanie kodowania, przeplotu i iteracyjnego dekodowania dla wielostrumieniowej transmisji OFDM, oddzielnie dla sygnału w każdym odstępie modulacji. Opisany schemat transmisji może być zastosowany w sieciach i systemach MIMO następnej generacji. Własności zaproponowanego sposobu transmisji w kanale Rayleigha i kanałach WLAN-owskich zbadano w drodze symulacji. Zaprezentowano i omówiono wybrane wyniki BER(SNR).

EN

This paper investigates the MIMO communication system in which encoding, interleaving and iterative decoding of multi-stream OFDM signal is done separately in each signaling interval. The proposed transmission scheme may be used in the next generation MIMO systems. Properties of the proposed method of transmission over the Rayleigh and WLAN channels have been tested by a simulation. The article presents and discusses selected results of BER(SNR).

3

Konfigurowalny dekoder kodów LDPC implementowany w układzie FPGA

Sułek W.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

606-608

PL

Kody LDPC są jednymi z najlepszych znanych klas kodów nadmiarowych, służących do korekcji błędów w kanale telekomunikacyjnym. W niniejszej pracy zaprezentowano opisany w języku VHDL konfigurowalny dekoder podklasy kodów LDPC zorientowanych na efektywną sprzętową implementację. Możliwe jest dostosowanie dekodera dla dowolnego kodu LDPC ze zdefiniowanej podklasy, jak również konfiguracja pewnych parametrów dekodera decydujących o jego własnościach strukturalnych oraz własnościach korekcyjnych systemu. W artykule przedstawiono możliwości konfiguracji dekodera oraz wyniki implementacji: zasoby strukturalne oraz przepustowość dla kilku wybranych kodów.

EN

The group of Low-Density Parity-Check (LDPC) codes is one of the best known error correcting coding methods that are capable of achieving very low bit error rates at code rates approaching Shannon's channel capacity limit. The article concerns the configurable decoder for a subclass of LDPC codes that are implementation oriented. The decoder has a form of synthesizable VHDL description. It can be adjusted for decoding any code from defined subclass, called Architecture Aware LDPC (AA-LDPC). Configuration of some decoder parameters (message calculating algorithm, message wordlength) is possible as well. These parameters affect decoder structural properties and on the other hand - error correcting performance of the coding system. A number of modifications in the VHDL source code are required to adjust the decoder to the particular AA-LDPC code. These modifications can be made automatically by a software that has been created using Matlab tool. The user needs only to specify the parity check matrix that has architecture-aware structure as well as to specify other parameters of the decoder, such as: message wordlength, maximum number of iteration, the number of computing units (SISO) and the SISO message update (sub-optimal) algorithm. Based on these parameters, automatic generation of synthesizable VHDL description can be performed by the software tool that has been created. The decoder is implemented with the Xilinx VirtexII FPGA device. The simulation environment, making use of the hardware decoder is a base of the platform for fast simulation of the developed LDPC coding systems performance. In this paper we present mainly the decoder reconfiguration methods. Implementation results: structural resources and decoder throughput for a couple of different codes are presented as well.