Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: data flow graph

Sortuj według:

Ogranicz wyniki do:

Scheduling of synchronous dataflow graphs for datapath synthesis

Maslennikowa N., Sergiyenko A.

Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej

2015

Nr 8

53--60

A method of the schedule searching is proposed, which is based on the properties of the spatial SDF. The method is based on the SDF representation in the multidimensional space. The dimensions of this space are spatial coordinate of the processing unit, time moment of the operator calculation, and operator type. During the synthesis, the nodes are placed in the space according to a set of rules, providing the minimum hardware volume for the given number of clock cycles in the algorithm period. The resulting spatial SDF is described by VHDL language and is modeled and compiled using proper CAD tools. The method is successfully proven by the synthesis of a set of FFT processors, IIR filters, and other pipelined datapaths for FPGA.

Zaproponowany sposób poszukiwania opiera się na właściwościach przestrzennych SDF. Metoda ta bazuje na SDF prezentacji w przestrzeni wielowymiarowej. Wymiarami danej przestrzeni są współrzędne jednostki przetwarzającej, czas momentu obliczeniowego operatora oraz typ operatora. Podczas syntezy, węzły są umieszczone w przestrzeni zgodnie z zestawem reguł, dając minimalną częstotliwość pracy zegara systemowego podczas wykonywania algorytmu. Powstały przestrzenny SDF jest opisany przez język VHDL i jest modelowany i skompilowany przy użyciu odpowiednich narzędzi CAD. Ta metoda jest pomyślnie sprawdzona przez syntezę zestawu procesorów FFT, filtrów IIR, oraz innych potokowych jednostek przetwarzających płytki FPGA.

Metoda reprezentacji pośredniej programu PLC opisanego za pomocą języków LD i SFC na potrzeby syntezy sprzętowej

Milik A.

Pomiary Automatyka Kontrola

2013

R. 59, nr 8

799--802

W artykule przedstawiono metody reprezentacji pośredniej programu sterowania opisanego językiem LD oraz SFC zgodnie z IEC61131-3, opracowane na potrzeby syntezy sprzętowej kładów sterowania PLC implementowanych w strukturach programowalnych FPGA. W opisie wykorzystano oryginalną implementację grafu skierowanego. Przedstawiono opracowane reguły odwzorowania, zapewniające zachowanie zależności sekwencyjnych przy jednoczesnym uzyskaniu maksymalnego zrównoleglenia działania. Przedstawiono również zarys metod syntezy na podstawie opracowanego odwzorowania pośredniego.

The increased performance of a PLC can be achieved by direct implementation of a control program in an FPGA device [3, 6, 7, 8, 12, 13]. The paper presents a methodology of transforming a standard PLC program given by LD or SFC according to IEC61131-3 to the common intermediate form dedicated for logic synthesis. The intermediate form of the control program is represented by a data flow graph (DFG, Fig. 1). The set of nodes is carefully selected to minimize the number of different types of nodes while assuring implementation of PLC behavior. Attributed edges and multiple argument nodes are used to reduce size of DFG (Fig. 2). The developed method for creating a DAG maintains sequential dependencies between variables and revel operations parallelism. In PLC programs the variables pass values between operations and computation cycles. In order to maintain sequential dependencies, value assignment to a variable is observed. If the accessed variable has not been assigned, its value is used for a driving node (Fig. 3). The SFC is based on step, actions and transitions [2]. The step variable in the DFG is represented by a JK flip-flop equivalent. The activation function of a step is based on analysis of its dependencies with preceding and succeeding steps and transitions (Fig. 5). Actions that are bounded with steps are controlled according to their types (Fig. 6). The presented intermediated representation has been successfully applied to synthesize a PLC implemented in an FPGA device.