Wyniki wyszukiwania - BazTech

Ograniczanie wyników

2 Idzikowska E.

Powiadomienia systemowe

Sesja wygasła!

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: bity parzystości

Sortuj według:

Ogranicz wyniki do:

An operation-centered approach to fault detection in key scheduling module of cipher

Idzikowska E.

Przegląd Elektrotechniczny

2017

R. 93, nr 1

96--99

In this paper a technique for fault detection in hardware implementation of the PP-1 symmetric block cipher has been studied. Simulations of the behaviour of fault propagation in the key scheduling process is reported. The simulation proves that both parts of the algorithm, data-path and control, should be protected. Previous studies [1, 2] have only considered the data-path, ignoring the key scheduling. A proposal for fault detection in key scheduling is presented, which require a limited amount of circuit overhead and does not require modification of the PP-1 algorithm.

W pracy przedstawiono metodę wykrywania błędów w sprzętowej implementacji szyfru PP-1. Skupiono się na module generowania kluczy rundowych. Pokazano propagację błędów w tym module a tym samym to, że ważne jest wykrywanie błędów nie tylko w module przetwarzania danych ale także podczas wyznaczania kluczy rundowych. Zaproponowano metodę wykrywania błędów, która nie wymaga modyfikacji samego algorytmu PP-1 i nie wprowadza dużej nadmiarowości sprzętowej ani czasowej.

CED for S-boxes of symmetric block ciphers

Idzikowska E.

Pomiary Automatyka Kontrola

2010

R. 56, nr 10

1179-1182

Concurrent Error Detection (CED) techniques based on hardware or time redundancy are widely used to enhance system dependability and to detect fault injection attacks, where faults are injected into chip to break the cryptographic key. In this paper we proposed hardware redundancy CED technique to detection errors in S-boxes of the PP-1 block cipher. Simulation results for single and multiple as well transient and permanent faults are presented and compared against another parity based method and to one of time redundancy method.

Techniki współbieżnego wykrywania błędów (CED) są szczególnie szeroko stosowane w celu wykrywania błędów w układach kryptograficznych. Związane jest to nie z większym prawdopodobieństwem wystąpienia uszkodzeń lecz z atakami na układy kryptograficzne, polegającymi na celowym wprowadzaniu błędów (side channel attacks). Już w 1997 roku [1, 3, 4] pokazano, ze wprowadzone błędy ułatwiają złamanie kryptosystemów zarówno symetrycznych jak i asymetrycznych. Współbieżne wykrywanie błędów związane jest z wprowadzeniem do układu redundancji sprzętowej lub czasowej ewentualnie jednej i drugiej. W prezentowanym artykule przedstawiono metodę współbieżnego wykrywania błędów w S-blokach symetrycznych szyfratorów blokowych. W metodzie tej wykorzystana została redundancja sprzętowa. S-bloki to istotne elementy szyfratorów, których zadaniem jest ukrycie zależności między tekstem jawnym a kryptogramem i utrudnienie kryptoanalizy liniowej i różnicowej. Do badań wykorzystany został S-blok zaprojektowany dla szyfratora PP-1. Badania symulacyjne pokazały skuteczność wprowadzonych zabezpieczeń. Badano prawdopodobieństwo wykrycia błędów pojedynczych i wielokrotnych a także błędów trwałych i przemijających. Uzyskane wyniki zostały porównane z wynikami uzyskanymi innymi metodami współbieżnego wykrywania błędów, przedstawionymi w [8] i [9].