Wyniki wyszukiwania - BazTech

Ograniczanie wyników

2 Kwartalnik Elektroniki i Telekomunikacji

2 2003

Powiadomienia systemowe

Sesja wygasła!
Sesja wygasła!
Sesja wygasła!

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: architektury elementów obliczeniowych

Sortuj według:

Ogranicz wyniki do:

Procesory dynamiczne z programowaną przez użytkownika listą rozkazów implementowane w układach FPGA

Wiatr K.

Kwartalnik Elektroniki i Telekomunikacji

2003

Vol. 49, z. 2

177-197

W niniejszym artykule przedstawiono koncepcję implementacji w strukturze programowalnej FPGA procesora z dynamicznie kształtowaną listą rozkazów. Układy programowalne FPGA swoją konfigurację mają zapisywaną w trakcie programowania w wewnętrznej pamięci statycznej RAM i dlatego można wielokrotnie zmieniać tę konfigurację. Pozwala to na dynamiczne kształtowanie konfiguracji tego układu. W szczególności możemy w takim układzie zaimplementować procesor ogólnego przeznaczenia, przy czym lista rozkazów takiego procesora może być każdorazowo kształtowana przez użytkownika. Opracowano środowisko do automatycznego projektowania takich procesorów z wykorzystaniem języka opisu sprzętu VHDL. W artykule podano także przykładową implementację wybranej listy rozkazów.

Paper presents processor with dynamic reconfigurable instructions list implemented in programmable structure FPGA. FPGA chips configurations remember in the internal static RAM and therefore these configurations we can change much time. This propriety permits dynamic reconfiguration these chips. In particular in FPGA chips we can implemented general-purpose processor and instructions list in every time maybe configure for user or by user. Author's group made automated tools for design these processors used hardware design language VHDL. Paper presents example of processors with implementation selected instructions list.

Implementacja operacji konwolucji o stałych współczynnikach w układach FPGA

Jamro E., Wiatr K.

Kwartalnik Elektroniki i Telekomunikacji

2003

Vol. 49, z. 3

295-315

W artykule omówiono różne architektury układu konwolwera zoptymalizowane pod kątem implementacji w układach programowalnych FPGA. Współczynniki konwolucji są stałe, jednakże układ FPGA może być szybko przeprogramowany co pozwala na zmianę tych współczynników. Mnożenie jest najbardziej skomplikowaną operacją wykonywaną podczas obliczania operacji konwolucji, dlatego w pierszej części artykułu zostaną omówione układy mnożące. Niemniej rozbicie operacji mnożenia wewnątrz układu konwolwera pozwala na lepszą optymalizację operacji konwolucji, dlatego w artykule porównano dwie architektury: układ konwolwera zbudowany przy użyciu pamięci LUT (ang. Look-Up Table) i nazywany LC (ang. LUT-based Convolver) oraz układ konwolwera zbudowany jako suma mnożeń wykonywanych przy użyciu układów mnożących opartych o pamięć LUT i nazywanych LM (ang. LUT based Multiplier). Ponadto omówiona alternatywną technikę: konwolwer oparty na (równoległej) arytmetyce rozproszonej (ang. Parallel) i nazywaną DAC (ang. Distributed Arithmetic Convolver). Głównym celem tego artykułu jest przedstawienie nowej architektury układu konwolwera wykorzystującego nieregularną arytmetykę rozproszoną IDAC (ang. Irregular Distributed Arithetic Convolver), która to w porównaniu z architekturą DAC jest nieregularna, a przez to pozwala na lepszą optymalizację układu konwolwera. Wszystkie architektury konwelwera omówione w tym artykule mogą być automatycznie generowane przez autorskie narzędzie AuToCon.

This paper reviews different architectural solutions for calculating constant coefficient convolution operation in FPGAs. At first, different architectures of multipliers are approached. Disregarding the multiplier entity allows for further circuit optimisations, therefore Look-Up-Table (LUT) based Convolver (LC) versus the sum of the LUT-based Multipliers (LM) is described. Further, an alternative technique - (Parallel) Distributed Arithmetic Convolver (DAC) is approached. The key issue of this paper is, however, a novel architectural solution: Irregular Distributed Arithmetic Convolver (IDAC) which, in comparison to the DAC, has an irregular form, and therefore allows for better circuit optimisation. All architectural solutions described hereby can be automatically generated by the Automated Tool for generation Convolvers in FPGAAs (AuToCon).