Wyniki wyszukiwania - BazTech

1

Comparative analysis of low power implementation for AES algorithm in ARTIX 7 FPGA & ASIC

Manoj G., Roopa Jayasingh J., Divya P. S., Saravanan K.

Przegląd Elektrotechniczny

|

2023

|

R. 99, nr 6

23--26

EN

Encryption is a mandate in today’s information sharing based society. Various Algorithms have been proposed and used to implement encryption. The AES algorithm is one such encryption algorithm widely known for its faster encryption speeds and withstanding ability against cyberattacks. Its resilience comes from the fact that it can use 128 or 192- or 256-bit keys to encrypt 128, 192 or 256 bit plain text. The AES algorithm has been implemented in ASIC and FPGA to realize the best practices for the implementation of the algorithm for efficient usage. The power, area and timing analysis from both implementations have been compared to infer the best implementation strategy. The experimental results indicate that care has to be taken to reduce switching activity of signals which were observed to be the primary contributor of dynamic power consumption. Recommendations have been included to reduce signal switching power consumption during Logic BIST designs for the algorithm. The power analysis show that ASIC implementation of the AES algorithm would be much more beneficial in comparison to ARTIX 7 FPGA implementation.

PL

Szyfrowanie jest obowiązkiem w dzisiejszym społeczeństwie opartym na wymianie informacji. Zaproponowano i wykorzystano różne algorytmy do implementacji szyfrowania. Algorytm AES jest jednym z takich algorytmów szyfrowania, powszechnie znanym z większej szybkości szyfrowania i odporności na cyberataki. Jego odporność wynika z faktu, że może używać kluczy 128-, 192- lub 256-bitowych do szyfrowania zwykłego tekstu 128, 192 lub 256-bitowego. Algorytm AES został zaimplementowany w ASIC i FPGA, aby zrealizować najlepsze praktyki implementacji algorytmu w celu efektywnego wykorzystania. Porównano analizę mocy, obszaru i czasu z obu wdrożeń, aby wywnioskować najlepszą strategię wdrożenia. Wyniki eksperymentów wskazują, że należy zwrócić uwagę na zmniejszenie aktywności przełączania sygnałów, które były głównymi sprawcami dynamicznego poboru mocy. Uwzględniono zalecenia dotyczące zmniejszenia poboru mocy przy przełączaniu sygnału podczas projektowania logiki BIST dla algorytmu. Analiza mocy wykazała, że implementacja ASIC algorytmu AES byłaby dużo bardziej korzystna w porównaniu z implementacją ARTIX 7 FPGA.

2

A new brain dedicated PET scanner with 4D detector information

Gonzalez-Montoro Andrea, Barbera Julio, Sanchez David, Mondejar Alvaro, Freire Marta, Diaz Karel, Lucero Alejandro, Jimenez-Serrano Santiago, Alamo Jorge, Morera-Ballester Constantino, Barrio John, Cucarella Neus, Ilisie Victor, Moliner Laura, Valladares Celia, Gonzalez Antonio J., Prior John, Benlloch Jose M.

Bio-Algorithms and Med-Systems

|

2022

|

Vol. 18, no. 1

107--119

EN

In this article, we present the geometrical design and preliminary results of a high sensitivity organspecific Positron Emission Tomography (PET) system dedicated to the study of the human brain. The system, called 4D-PET, will allow accurate imaging of brain studies due to its expected high sensitivity, high 3D spatial resolution and, by including precise photon time of flight (TOF) information, a boosted signal-to-noise ratio (SNR). The 4D-PET system incorporates an innovative detector design based on crystal slabs (semi-monolithic) that enables accurate 3D photon impact positioning (including photon Depth of Interaction (DOI) measurement), while providing a precise determination of the photon arrival time to the detector. The detector includes a novel readout system that reduces the number of detector signals in a ratio of 4:1 thus, alleviating complexity and cost. The analog output signals are fed to the TOFPET2 ASIC (PETsys) for scalability purposes. The present manuscript reports the evaluation of the 4D-PET detector, achieving best values 3D resolution values of < 1,6 mm (pixelated axis), 2.7±0.5 mm (monolithic axis) and 3.4±1.1 (DOI axis) mm; 359 ± 7 ps coincidence time resolution (CTR); 10.2±1.5 % energy resolution; and sensitivity of 16.2% at the center of the scanner (simulated). Moreover, a comprehensive description of the 4D-PET architecture (that includes 320 detectors), some pictures of its mechanical assembly, and simulations on the expected image quality are provided.

3

Capacitive MEMS accelerometer with apen-loop switched-capacitor readout circuit

Szermer Michał, Amrozik Piotr, Zając Piotr, Maj Cezary, Napieralski Andrzej

International Journal of Microelectronics and Computer Science

|

2018

|

Vol. 9, nr 4

142--148

EN

MEMS are one of the fastest developing branch in microelectronics. Many integrated sensors are widely used in smart devices i.e. smartphones, and specialized systems like medical equipment. In the paper we present the main parts of a system for measuring human movement which can be used in human balance disorder diagnosis. We describe our design of capacitive accelerometers and dedicated switched capacitor readout circuit. Both will be manufactured as separate chips in different technological processes. The principle of operation, schematics and layouts of all parts of the system are presented. Preliminary simulations show that the proposed designs are applicable for the considered medical device.

4

Design of the integrated dual stage charge sensitive amplifier

Kasiński K, Kłeczek R

Elektronika : konstrukcje, technologie, zastosowania

|

2013

|

Vol. 54, nr 12

28-31

EN

This paper presents a dual stage charge sensitive amplifier designed for long silicon strip detectors. It allows to obtain a linear transfer characteristics of the Time-over-Threshold processing using a constant current feedback for input charge pulse and its arrival time measurements when working with large capacitance sensors (at the order of tens pF). The paper includes details of architecture and simulation results. Moreover, a study towards implementation of switchable amplifier’s bandwidth for enhanced charge measurements is presented.

PL

Artykuł prezentuje dwustopniowy wzmacniacz ładunkowy zaprojektowany do pracy z długimi krzemowymi detektorami paskowymi. Umożliwia on uzyskanie liniowej charakterystyki przetwarzania typu Time-over-Threshold z rozładowaniem prądem stałym przy pracy z sensorami o dużej pojemności (np. 30 pF). Artykuł zawiera szczegółowy opis architektury i wyników symulacyjnych. Ponadto, przedstawione zostały badania w kierunku wykorzystania wzmacniacza z przełączalnym pasmem w celu podwyższenia dokładności pomiaru ładunku.