Wyniki wyszukiwania - BazTech

Ograniczanie wyników

2 2010

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: analogue multiplexer

Sortuj według:

Ogranicz wyniki do:

Analogue multiplexer for neural application in 180 nm CMOS technology

Żołądź M.

Przegląd Elektrotechniczny

2010

R. 86, nr 11a

256-259

This paper presents the architecture and the results of preliminary tests of the analogue multiplexer used in a multichannel ASIC (CMOS 180 nm) for recording signals from neural systems. The core of the ASIC consists of 64 analogue channels equipped with a band-pass filter (1 Hz to 10 kHz). In order to reduce the number of outputs, the 64 analogue channels are multiplexed to the single output by analogue 64:1 multiplexer. The nominal frequency of the multiplexer is 2.5 MHz which results in 30 kHz sampling rate per single channel.

W artykule przedstawiono architekturę i wyniki wstępnych testów multipleksera analogowego używanego w układzie scalonym (CMOS 180) do rejestracji sygnałów z sieci neuronowych. Jądro układu stanowi z 64 kanałów analogowych wyposażonych w filtr pasmowy (1Hz – 10 kHz). W celu ograniczenia do minimum ilości wyjść układu sygnały z wszystkich kanałów są podawane na multiplekser 64:1. Częstotliwość pracy multipleksera wynosi 2.5 MHz co pozwala na próbkowanie sygnałów z poszczególnych wejść układu z częstotliwością 30 kHz.

Low Power, High Dynamic Range Analogue Multiplexer for Multi-Channel Parallel Recording of Neuronal Signals Using Multi-Electrode Arrays

Rydygier P., Dąbrowski W., Fiutowski T., Wiącek P.

International Journal of Electronics and Telecommunications

2010

Vol. 56, No. 4

399-404

In the paper we present the design and test resultsof an integrated circuit combining a sample & hold circuit andan analogue multiplexer. The circuit has been designed as abuilding block for a multi-channel Application Specific IntegratedCircuit (ASIC) for recording signals from alive neuronal tissueusing high-density micro-electrode arrays (MEAs). The designis optimised with respect to critical requirements for suchapplications, i.e. short sampling time, low power dissipation, goodl inearity and high dynamic range. Presented design comprisessample&hold circuits with class AB operational amplifier, novelshift register, which allows minimising cross-coupling of the clocksignal and control logic. The circuit has been designed in 0.35µm CMOS process and has been successfully implemented in aprototype multi-channel ASIC.