Wyniki wyszukiwania - BazTech

1

Projektowanie analogowych układów scalonych CMOS o strukturze sieci neuronowej do przetwarzania obrazów i sygnałów

Kowalski J.

Zeszyty Naukowe. Rozprawy Naukowe / Politechnika Łódzka

|

2012

|

Z. 420

1-135

PL

W monografii przedstawiono wyniki prac autora dotyczące projektowania i testowania prototypowych, analogowych układów scalonych CMOS, odpowiednich do neuronowego przetwarzania obrazów i sygnałów, na przykładzie trzech zaprojektowanych i przetestowanych układów scalonych. Układy zostały wykonane przez konsorcjum Europractice w różnych technologiach CMOS, tj. 2,4 μm, 0,8 μm oraz 0,35 μm W zaprojektowanych układach oprócz właściwej sieci neuronowej implementowano specjalne struktury testowe, które umożliwiły wykonanie pomiarów podstawowych bloków funkcjonalnych sieci. Pozwoliło to na porównanie wyników symulacji z pomiarami oraz na uzyskanie informacji wykorzystanych do budowy stanowiska do testowania poprawności działania wykonanych układów scalonych. Dla każdego układu zaprojektowano specjalne stanowisko pomiarowe, które umożliwiło weryfikację doświadczalną działania danej sieci neuronowej. Pierwszym prezentowanym układem scalonym jest sieć Kohonena, dedykowana do zadań identyfikacji parametrów układów dynamicznych, przetwarzająca dane w sposób analogowy. Przedstawiono architekturę układu realizującego sieć, jego implementację w technologii MIETEC 2,4 μm oraz wyniki pomiarów podstawowych bloków funkcjonalnych sieci. Drugim zaprezentowanym układem scalonym jest filtr ważonych statystyk porządkowych obrazu o architekturze sieci neuronowej komórkowej, zaprojektowany w technologii AMS 0,8 μm CYE. Omówiono model komórki tego filtru oraz jego architekturę. Podano też szczegółowy opis bloków funkcjonalnych wchodzących w skład filtru oraz wyniki badań eksperymentalnych. Ostatnią część monografii stanowi projekt sieci neuronowej zbudowanej z synchronizowanych oscylatorów, służącej do segmentacji obrazów binarnych. W pracy zaproponowano nowy model oscylatora oraz architekturę układu scalonego realizującego sieć. Przedstawiono również projekt układu scalonego wykonanego w technologii AMIS 0,35 μm C035M-D 5M/1P i wyniki pomiarów.

EN

This monograph summarizes Author's research in the field of designing and testing CMOS prototype analog-integrated-circuit neural networks for image and signal processing. Three chips are presented which implement three various types of neural networks. The circuits have been designed using different CMOS technologies offered by Europractice, i.e. 2,4 μm, 0,8 μm and 0,35 μm ones. Apart from a main neural network, special test structures have been implemented in the circuits. The test structures enable the neural-network basic building blocks to be measured. This allows us to compare simulation with measurement results and provides some information needed for proper designing the integrated-circuit functional-test set-up. A special test set-up has been realized for each integrated circuit to perform functional verification of a given neural network. The first ASIC circuit considered in this monograph is a Kohonen network, operating with analog signals, dedicated for estimation of dynamic-system parameters. Architecture of the circuit, its implementation in the MIETEC 2,4 μm technology, as well as measurement results has been presented. The second integrated circuit presented in the monograph is a filter, based on a cellular neural network architecture, suitable for weighted-order-statistic image processing. It has been designed in the AMS 0,8 μm CYE technology. The filter cell model and structure have been described. Detailed description of its basic building blocks and the chip test results have been shown. The final part of this monograph is a description of a synchronized-oscillators-based neural network implemented in an ASIC form, which is well suited for binary-image-segmentation tasks. A new oscillator model and architecture of the designed circuit have been proposed. The AMIS 0,35 μm C035M-D 5M/1P technology has been used. Design, simulation and measurement results have been presented as well.

2

Low voltage continuous time CMOS filters for audio frequency range

Machowski W., Godek J.

Elektronika : konstrukcje, technologie, zastosowania

|

2009

|

Vol. 50, nr 12

56-60

EN

The paper presents an implementation of continuous time CMOS analog filters for audio frequency range suited for low voltage supply. The circuit is based on CMOS inverter working in weak inversion region. As an example application a filter with characteristics desired for non-uniform sampling delta modulator (NSDM) based audio codec is presented. System considerations, filter synthesis, simulation results as well as preliminary experimental results of manufactured chip are presented.

PL

W artykule przedstawiono rozwiązania układowe niskonapięciowych analogowych filtrów CMOS dla zakresu częstotliwości akustycznych. Podstawowym blokiem składowym takiego filtru żartu inwerter CMOS pracujący w zakresie słabej inwersji. Przykładowym rozwiązaniem zaprezentowanym w artykule żartu filtr och charakterystyce częstotliwościowej właściwej dla kodeka typu NSMD (ang. Niejednorodna Biorąca próbki Delta Modulator). Zaprezentowano rozważania układowe jak proces syntezy filtru drzewa rodzaju Artocarpus heterophyllus również wyniki symulacji oraz wstępne wyniki prototypowanego układu scalonego.

3

Niskonapięciowe układy analogowe oparte na inwerterach CMOS

Machowski W.

Elektronika : konstrukcje, technologie, zastosowania

|

2006

|

Vol. 47, nr 11

35-41

PL

Zaprezentowano rozwiązania układowe analogowych bloków funkcjonalnych zbudowane wyłącznie z najprostszych struktur inwerterów CMOS lub ich niewielkich modyfikacji. Dzięki temu omawiane układy charakteryzują się dobrymi właściwościami częstotliwościowymi oraz najmniejszymi z możliwych wymaganiami dotyczących napięcia zasilającego części analogowej układów CMOS VLSI. Rozważania zilustrowano wynikami symulacji w programie SPICE.

EN

Circuit implementations of analog building blocks comprising only CMOS inverter or inverter-like structures are presented. As a consequence the circuits in question have very good frequency response and the lowest possible supply voltage requirements for the analog part of CMOS VLSI. SPICE simulation results are also presented to ilustrate our considerations.