Wyniki wyszukiwania - BazTech

1

Some aspects of fault diagnosis of linear analog circuits using sensitivity analysis

Sidyk Piotr

Przegląd Elektrotechniczny

|

2019

|

R. 95, nr 10

204--207

EN

The article presents an overview of methods for formulating diagnostic equations in linear analog circuits. In the case of dynamic circuits, the creation of a diagnostic equation based on the description of systems in the time domain and frequency domain is discussed. A uniﬁed and systematized description of different classes of linear circuits leads to the general test equation and allows for the use of the general procedure for solving it. The proposed methodology allows locating and identifying single and multiple parametric faults. For illustraton of the method the diagnosis of a linear electronic circuit is discussed.

PL

W artykule przedstawiono przegląd metod formułowania równań diagnostycznych w liniowych układach analogowych. W przypadku obwodów dynamicznych omówiono tworzenie równania diagnostycznego na podstawie opisu układów w dziedzinie czasu i częstotliwości. Ujednolicony i usystematyzowany opis różnych klas obwodów liniowych prowadzi do ogólnego równania diagnostycznego oraz pozwala na zastosowanie ogólnej procedury jego rozwiązywania. Zaproponowana metodologia umożliwia lokalizację i identyﬁkację pojedynczych oraz wielokrotnych uszkodzeń parametrycznych. Działanie metody zilustrowano na przykładowym układzie elektronicznym.

2

A MLMVN with arbitrary complex-valued inputs and a hybrid testability approach for the extraction of lumped models using FRA

Aizenberg Igor, Luchetta Antonio, Manetti Stefano, Piccirilli Maria Cristina

Journal of Artificial Intelligence and Soft Computing Research

|

2019

|

Vol. 9, No. 1

5--19

EN

A procedure for the identification of lumped models of distributed parameter electromagnetic systems is presented in this paper. A Frequency Response Analysis (FRA) of the device to be modeled is performed, executing repeated measurements or intensive simulations. The method can be used to extract the values of the components. The fundamental brick of this architecture is a multi-valued neuron (MVN), used in a multilayer neural network (MLMVN); the neuron is modified in order to use arbitrary complex-valued inputs, which represent the frequency response of the device. It is shown that this modification requires just a slight change in the MLMVN learning algorithm. The method is tested over three completely different examples to clearly explain its generality.

3

VHDL-AMS Models for Current Conveyor Based Monolithic Operational Amplifiers

Pandiev Ivailo M.

International Journal of Microelectronics and Computer Science

|

2018

|

Vol. 9, nr 1

34--46

EN

This paper focuses on analysis and behavioral modeling of second generation positive and negative current conveyors (CCII+s, CCII‒s), as well current-controlled current conveyors (CCCIIs). On the basis of the proposed CCII+ model improved behavioral models for three-terminal and four-termi-nal monolithic CFOAs are created. The models are developed by using VHDL analog and mixed-signal (VHDL-AMS) language and the descriptions are adapted to the SystemVision (version 5.5) simulation program, which is a part of the Mentor Graphics system. The proposed models simulate static and dynamic para-meters for differential and common-mode input signals at room temperature, including the parameters input offsets, accurate input impedances, non-dominant poles at differential input signals, AC common-mode rejection, PSRR effects, output impe-dances, slew rate limiting and terminal voltage/current operating ranges. The modeling parameters are extracted for commercially available four-terminal CFOA AD844A and CCCII OPA860 by analyzing semiconductor data books or through characterization measurements. For the validation process simulation and experi-mental results for sample electronic circuits are given.

4

Sinusoidal Oscillator Circuits Reexamined

Prasad V. C.

International Journal of Electronics and Telecommunications

|

2018

|

Vol. 64, No. 1

77--81

EN

Singular network condition is proposed to study oscillators. It states that a circuit is a potential oscillator if and only if the rank of the network matrix of size n X n is (n -1) at the frequency of oscillations. The dual (if it exists) and adjoint circuit of an oscillator are also oscillators. Limitations of Barkhausen’s approach are pointed out. It is explained that there are many ways to generate oscillations other than Barkhausen’s positive feedback configuration. The new approach emphasizes that appropriate D C inputs / initial conditions are important.

5

A Verification Technique for Multiple Soft Fault Diagnosis of Linear Analog Circuits

Tadeusiewicz M., Ossowski M.

International Journal of Electronics and Telecommunications

|

2018

|

Vol. 64, No. 1

83--89

EN

The paper deals with multiple soft fault diagnosis of linear analog circuits. A fault verification method is developed that allows estimating the values of a set of the parameters considered as potentially faulty. The method exploits the transmittance of the circuit and is based on a diagnostic test leading to output signal in discrete form. Applying Z-transform a diagnostic equation is written which is next reproduced. The obtained system of equations consisting of larger number of equations than the number of the parameters is solved using appropriate numerical approach. The method is adapted to real circumstances taking into account scattering of the fault-free parameters within their tolerance ranges and some errors produced by the method. In consequence, the results provided by the method have the form of ranges including the values of the tested parameters. To illustrate the method two examples of real electronic circuits are given.

6

Optymalizacja banków filtrów z przełączanymi prądami dla technologii CMOS w nano-skali

Naumowicz M., Handkiewicz A., Szczęsny Sz.

Przegląd Elektrotechniczny

|

2016

|

R. 92, nr 9

81--83

PL

W artykule omówiono problem projektowania i optymalizowania układów analogowych pracujących w trybie przełączanych prądów. Technologia CMOS z tranzystorami o rozmiarach kanałów mniejszych niż kilka dziesiątek nm. jest wzięta pod uwagę. Zaprezentowano metodę optymalizacji charakterystyki częstotliwościowej z uwzględnieniem eliminacji zjawiska offsetu w odpowiedzi czasowej analogowych układów scalonych. Procedura projektowania bazuje na algorytmie Hooke'a-Jeeves'a zmodyfikowanym pod kątem optymalizacji dyskretnej. Wyniki przedstawiono dla pary filtrów piątego rzędu pracującej w trybie przełączanych prądów. Otrzymane rezultaty niemal całkowicie pokrywają się z charakterystykami idealnymi, świadcząc o skuteczności zaproponowanej metody optymalizacji.

EN

In the paper the problem of design and optimization of analog circuits, operating in switched current mode, is described. The CMOS technology with transistors of channel dimensions smaller than several tens of nm is taking into account. A method to optimize the frequency response with regard to the offset elimination in the time response of analog integrated circuits is presented. The procedure is based on the Hooke- Jeeves algorithm modified for discrete optimization. The results are shown for a fifth-order filter pair operating in the switched current mode. The results almost completely coincide with the ideal frequency response, demonstrating the effectiveness of the proposed optimization methods.

7

A testing method of analog parts of mixed-signal electronic systems equipped with the IEEE1149.1 test bus

Czaja Z., Bartosiński B.

Przegląd Elektrotechniczny

|

2016

|

R. 92, nr 11

23--26

EN

A new solution of the JTAG BIST for testing analog circuits in mixed-signal electronic microsystems controlled by microcontrollers and equipped with the IEEE1149.1 bus is presented. It is based on a new fault diagnosis method in which an analog circuit is stimulated by a buffered signal from the TMS line, and the time response of the circuit to this signal is sampled by the ADC equipped with the JTAG. The method can be used for fault detection and single soft fault localization in an analog tested circuit (A testing method of analog parts of mixed-signal electronic systems equipped with the IEEE1149.1 test bus).

PL

Przedstawiono nowe rozwiązanie testera JTAG BIST przeznaczonego do testowania torów analogowych w mieszanych sygnałowo mikrosystemach elektronicznych sterowanych mikrokontrolerami i wyposażonych w magistralę testującą IEEE1149.1 (JTAG). Bazuje ona na nowej metodzie diagnostycznej, w której tor analogowy pobudzany jest buforowanym sygnałem z linii TMS, a odpowiedź czasowa tego toru na ten sygnał jest próbkowana przez przetwornik A/C wyposażony w interfejs JTAG. Metoda ta pozwala na detekcję i lokalizację pojedynczych uszkodzeń parametrycznych w analogowym układzie badanym.

8

Diagnosis of Soft Spot Short Defects in Analog Circuits Considering the Thermal Behaviour of the Chip

Tadeusiewicz M., Hałgas S.

Metrology and Measurement Systems

|

2016

|

Vol. 23, nr 2

239--250

EN

The paper deals with fault diagnosis of nonlinear analogue integrated circuits. Soft spot short defects are analysed taking into account variations of the circuit parameters due to physical imperfections as well as self-heating of the chip. A method enabling to detect, locate and estimate the value of a spot defect has been developed. For this purpose an appropriate objective function was minimized using an optimization procedure based on the Fibonacci method. The proposed approach exploits DC measurements in the test phase, performed at a limited number of accessible points. For illustration three numerical examples are given.

9

A Novel Approach To Diagnosis Of Analog Circuit Incipient Faults Based On KECA And OAO LSSVM

Zhang C., He Y., Zuo L., Wang J., He W.

Metrology and Measurement Systems

|

2015

|

Vol. 22, nr 2

251--262

EN

Correct incipient identification of an analog circuit fault is conducive to the health of the analog circuit, yet very difficult. In this paper, a novel approach to analog circuit incipient fault identification is presented. Time responses are acquired by sampling outputs of the circuits under test, and then the responses are decomposed by the wavelet transform in order to generate energy features. Afterwards, lower-dimensional features are produced through the kernel entropy component analysis as samples for training and testing a one-against-one least squares support vector machine. Simulations of the incipient fault diagnosis for a Sallen-Key band-pass filter and a two-stage four-op-amp bi-quad low-pass filter demonstrate the diagnosing procedure of the proposed approach, and also reveal that the proposed approach has higher diagnosis accuracy than the referenced methods.

10

New Aspects of Fault Diagnosis of Nonlinear Analog Circuits

Tadeusiewicz M., Hałgas S., Kuczyński A.

International Journal of Electronics and Telecommunications

|

2015

|

Vol. 61, No. 1

83-93

EN

The paper is focused on nonlinear analog circuits, with the special attention paid to circuits comprising bipolar and MOS transistors manufactured in micrometer and submicrometer technology. The problem of fault diagnosis of this class of circuits is discussed, including locating faulty elements and evaluating their parameters. The paper deals with multiple parametric fault diagnosis using the simulation after test approach as well as detection and location of single catastrophic faults, using the simulation before test approach. The discussed methods are based on diagnostic test, leading to a system of nonlinear algebraic type equations, which are not given in explicit analytical form. An important and new aspect of the fault diagnosis is finding multiple solutions of the test equation, i.e. several sets of the parameters values that meet the test. Another new problems in this area are global fault diagnosis of technological parameters in CMOS circuits fabricated in submicrometer technology and testing the circuits having multiple DC operating points. To solve these problems several methods have been recently developed, which employ different concepts and mathematical tools of nonlinear analysis. In this paper they are sketched and illustrated. All the discussed methods are based on the homotopy (continuation) idea. It is shown that various versions of homotopy and combinations of the homotopy with some other mathematical algorithms lead to very powerful tools for fault diagnosis of nonlinear analog circuits. To trace the homotopy path which allows finding multiple solutions, the simplicial method, the restart method, the theory of linear complementarity problem and Lemke’s algorithm are employed. For illustration four numerical examples are given.

11

Identification of Circuit Parameters for the Specified or Measured Performances

Rutkowski J.

International Journal of Electronics and Telecommunications

|

2015

|

Vol. 61, No. 1

95-100

EN

Extension of the method of analog circuit parameter identification for the specified design performances, originally presented by the same author in 1982, is described. These parameters are designated by means of PSpice simulation of the adjoint circuit to the original one. In this adjoint circuit, elements of the original circuit, described by the sized parameters, are replaced by controlled sources. Each such source is controlled by the differential voltage or current, difference between the calculated voltage or current and the specified one, with infinitely large gain. The method is applicable to both linear and nonlinear DC circuits and AC circuits and can be used in many fields of analog circuit design, such as: finding of acceptability region, analog fault diagnosis, postproduction identification and tuning. In the later cases, design performances are replaced by measurements of Circuit Under Test (CUT). Simplicity, extremely low computational complexity and high accuracy are the main benefits of the proposed, basic Circuit Theory based, approach - the solution is found after a single PSpice simulation. For better understanding of the presented methodology, five practical examples are discussed.

12

Multiple soft fault diagnosis of BJT circuits

Tadeusiewicz M., Hałgas S.

Metrology and Measurement Systems

|

2014

|

Vol. 21, nr 4

663--674

EN

This paper deals with multiple soft fault diagnosis of nonlinear analog circuits comprising bipolar transistors characterized by the Ebers-Moll model. Resistances of the circuit and beta forward factor of a transistor are considered as potentially faulty parameters. The proposed diagnostic method exploits a strongly nonlinear set of algebraic type equations, which may possess multiple solutions, and is capable of finding different sets of the parameters values which meet the diagnostic test. The equations are written on the basis of node analysis and include DC voltages measured at accessible nodes, as well as some measured currents. The unknown variables are node voltages and the parameters which are considered as potentially faulty. The number of these parameters is larger than the number of the accessible nodes. To solve the set of equations the block relaxation method is used with different assignments of the variables to the blocks. Next, the solutions are corrected using the Newton-Raphson algorithm. As a result, one or more sets of the parameters values which satisfy the diagnostic test are obtained. The proposed approach is illustrated with a numerical example.

13

Optimization of the test conditions for fault detection in nonlinear analog circuits using supply current

Kuczyński A., Ossowski M.

Przegląd Elektrotechniczny

|

2013

|

R. 89, nr 2a

267--269

EN

In this paper, selection of the optimum test conditions for catastrophic fault diagnosis of analog circuits containing MOS transistors is presented. The method of fault detection applies power supply current waveform IDD as an indicator of a device feature. The stimulate signal parameters and values of additional components are changed in optimization process to extend variation between the test signals for considered faults. An illustrative numerical example is presented.

PL

W pracy przedstawiono dobór warunków testu w metodzie wykrywania i lokalizacji uszkodzeń katastroficznych w układach analogowych zawierających tranzystory MOS. W zastosowanym algorytmie detekcji uszkodzeń informacje o właściwościach układu są zakodowane w przebiegu prądu źródła, zasilającego obwód w stanie nieustalonym. Parametry sygnału pobudzającego i wartości dodatkowych elementów są modyfikowane w procesie optymalizacyjnym tak, by powiększyc różnice między sygnałami testowymi odpowiadającymi rozważanym uszkodzeniom. Działanie algorytmu zilustrowano na praktycznym przykładzie.

14

Test points selection algorithms improving efficiency of analog circuit fault diagnosis

Ossowski M., Korzybski M.

Elektronika : konstrukcje, technologie, zastosowania

|

2013

|

Vol. 54, nr 2

13-17

EN

The following paper considers two different methods of improving the ranking list algorithm for catastrophic faults localization methods. The first one is based on the simulated annealing and genetic algorithm approach. It enables us to search in very large set of possible testing points. The second one is established on the invented fitness function closely related to the structure of modified gray relational analysis (GRA) algorithm. Both methods make it possible to investigate circuits with parameter's tolerances included. Improving any other fault detection algorithms is an alternative possible use of the presented GRA based optimization technique for finding the set of analyzed circuit test points.

PL

W artykule opisano i porównano dwie metody poprawy skuteczności prostego rankingowego algorytmu detekcji uszkodzeń katastroficznych wykorzystującego koncepcje teorii systemów szarych (GRA). Pierwsza z nich opiera się na koncepcji symulowanego wyżarzania, druga natomiast wykorzystuje pewne właściwości zmodyfikowanego rankingowego algorytmu detekcji uszkodzeń do optymalizacji zbioru punktów testowych. Oba podejścia zapewniają uwzględnianie tolerancji elementów w procesie diagnostycznym. Zaproponowana filtracyjna technika bazująca na właściwościach proponowanego klasyfikatora GRA umożliwia ponadto prostą i efektywną selekcję punktów testowych dla dowolnej innej metody wykrywania uszkodzeń.

15

Multiple soft fault diagnosis of analog circuits using restart homotopy method

Tadeusiewicz M., Hałgas S.

Elektronika : konstrukcje, technologie, zastosowania

|

2013

|

Vol. 54, nr 12

87-91

EN

This paper offers a method for multiple soft fault diagnosis of nonlinear circuits containing bipolar and MOS transistors. The method enables us to locate faulty elements and evaluate their parameters, using a nonlinear algebraic type test equation which may possess several solutions. To find the solutions the homotopy concept is applied and a homotopy differential equation written. Next the terminal value problem is formulated and solved using the restart approach. As a result different sets of parameters which satisfy the diagnostic test can be found rather than one specific set. Two numerical examples show that the proposed approach is simple and improves the diagnosis of analog circuits.

PL

Praca dotyczy diagnostyki wielokrotnych uszkodzeń parametrycznych w układach nieliniowych zawierających tranzystory bipolarne i tranzystory MOS. Zaproponowano metodę umożliwiającą lokalizowanie uszkodzonych elementów i określanie ich wartości na podstawie analizy testowego, nieliniowego równania algebraicznego, które może posiadać wielokrotne rozwiązania. W celu wyznaczenia tych rozwiązań zastosowano koncepcję homotopii i utworzono homotopijne równanie różniczkowe. Sformułowano zagadnienie końcowe i rozwiązano je numerycznie używając procedurę restartu. Takie podejście umożliwia znalezienie różnych zbiorów wartości elementów potencjalnie uszkodzonych, które spełniają test diagnostyczny. Zamieszczone w pracy dwa przykłady obliczeniowe pokazują, że zaproponowana metoda jest prosta, nie wymaga dużych mocy obliczeniowych oraz usprawnia diagnostykę analogowych układów nieliniowych.

16

Multilevel hierarchical always cancellation-free symbolic analysis method for large electric networks

Lasota S.

Elektronika : konstrukcje, technologie, zastosowania

|

2013

|

Vol. 54, nr 2

51-57

EN

The paper presents an algorithm of the exact symbolic network function analysis that deals with circuits with any size. The only condition is to decompose the whole circuit into smaller sub-circuits. The decomposition can be the multi-level hierarchical one. What is more, the calculation for each level can be done only once and the partial results can be reused any time. A higher level subcircuit does not need too much information about a lower one. The method can be easily implemented in multiprocessor or distributed systems. Although multilevel and compressed structure, symbolical value remains cancellation-free and any path from the root to the terminal vertex represent a single term. Thus, a large-scale and small-scale sensitivities calculation and elimination of less significant terms become simply and natural. To get the s-Expanded form, the fast algorithm based on sparse polynomial multiplication methods can be applied.

PL

Artykuł przedstawia algorytm dokładnej symbolicznej analizy funkcji układowych, który radzi sobie w zasadzie z obwodami dowolnego rozmiaru. Jedynym warunkiem jest dekompozycja obwodu na mniejsze podobwody. Dekompozycja jest hierarchiczna wielopoziomowa. Co więcej, obliczenia dla każdego poziomu można wykonać tylko raz, i częściowe wyniki mogą być ponownie wykorzystane w dowolnym momencie. Poziom wyższy w hierarchii nie potrzebuje zbyt wiele informacji o poziomie niższym. Metodę w łatwy sposób można zaimplementować w systemach wieloprocesorowych i rozproszonych. Mimo wielopoziomowej i skompresowanej postaci wyniki symboliczne zawsze pozostają wolne od skróceń, a dowolna ścieżka od korzenia do węzła końcowego reprezentuje pojedynczy składnik sumy. Z tego to powodu wyznaczenie wrażliwości mało- i wielkoskalowych oraz eliminacja mniej znaczących składników staje się prosta i naturalna. Aby uzyskać wyniki w postaci ilorazu wielomianów od s mogą być zastosowane szybkie algorytmu mnożenia wielomianów rzadkich.

17

Wykorzystanie klasyfikatora z dwucentrowymi funkcjami bazowymi do diagnostyki uszkodzeń części analogowych elektronicznych systemów wbudowanych

Czaja Z., Kowalewski M., Zielonko R.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 10

184-187

PL

Przedmiotem artykułu jest zastosowanie klasyfikatora z dwucentrowymi funkcjami bazowymi do detekcji i lokalizacji uszkodzeń w elektronicznych systemach wbudowanych sterowanych mikrokontrolerami. Przedstawiono szczegóły procedury pomiarowej oraz diagnostycznej z wykorzystaniem klasyfikatora DB zaimplementowanego w postaci algorytmicznej w kodzie programu mikrokontrolera. Omówiono konstrukcję klasyfikatora DB oraz metodę wyznaczania jego parametrów na przykładzie filtru dolnoprzepustowego 3-go rzędu.

EN

The aim of the paper is usage of the classifier with Two-Center Basis Functions for detection and localization of faults in electronic embedded systems controlled with microcontrollers. Details of measurement and diagnosis procedures with use of the TCB classifier implemented in the microcontroller’s program code were presented. Construction and a method of obtaining of parameters the TCB classifier on the exemplary 3th order filter were presented.

18

Parametric fault detection in analog circuits containing MOS transistors

Kuczyński A.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 5

84-87

PL

W pracy przedstawiono metodę wykrywania uszkodzeń parametrycznych w układach analogowych zawierających tranzystory MOS. W zastosowanym algorytmie informacje o właściwościach układu są zakodowane w przebiegu prądu źródła, zasilającego obwód w stanie nieustalonym. Sygnał testowy jest filtrowany, by uwypuklić właściwości układu. Aby zachować istotę informacji o układzie, jako wektory uczące sieć neuronową zastosowano współczynniki wielomianów aproksymujących wybrany składnik sygnału testowego. Działanie algorytmu zilustrowano na praktycznym przykładzie.

EN

In this paper, algorithm for parametric fault diagnosis of nonlinear, analog circuits containing MOS is presented. This method applies power supply current waveform IDD as an indicator of a device feature. Test signal is filtered using a discrete wavelet transform filter bank to obtain signal sensitive to changes of device parameters. Coefficients of the polynomial approximating the component are calculated and used to formulate a learning vector of a feedforward neural network. Thus, it is possible to achieve data compression without the considerable loss of information about the tested device. An illustrative numerical example is presented.

19

Implementacja metody diagnostycznej opartej na wielokrotnym próbkowaniu odpowiedzi czasowej w mieszanym sygnałowo mikrosystemie elektronicznym

Czaja Z.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 9a

33-36

PL

Przedstawiono nową metodę samo-testowania toru analogowego zakończonego przetwornikiem A/C w mieszanych sygnałowo mikrosystemach elektronicznych sterowanych mikrokontrolerami. Bazuje ona na nowej metodzie diagnostycznej opartej na przekształceniu transformującym próbki odpowiedzi czasowej badanej części analogowej na pobudzenie impulsem prostokątnym na krzywe identyfikacyjne w przestrzeni pomiarowej. Metoda ta pozwala na detekcję i lokalizację pojedynczych uszkodzeń parametrycznych w układach analogowych.

EN

A new self-testing method of analog parts terminated by ADCs in mixed-signal electronic microsystems controlled by microcontrollers is presented. It bases on a new fault diagnosis method basing on transformation of voltage samples of the time response of a tested part on a square impulse into identification curves placed in a measurement space. The method can be used for fault detection and single soft fault localization.

20

Generacja layoutu filtrów SI w strategii wierszowej

Handkiewicz A., Szczęsny Sz., Naumowicz M., Melosik M., Katarzyński P.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 10

80-83

PL

Artykuł przedstawia metodę automatyzacji projektowania layoutu filtrów SI w strategii wierszowej z wykorzystaniem języka AMPLE. W pracy opisano narzędzia, które w krótkim czasie pozwalają niezależnie od technologii uzyskać layout układu złożonego z integratorow i zwierciadeł prądowych. Zaproponowane zostaje podejście pozwalające redukować pobieraną przez układ moc i zajętość powierzchni chipu lub zwiększyć szybkość działania. Skuteczność metody zobrazowana jest na przykładzie pary filtrów SI zaprojektowanej w technologii TSMC 0,18�μm.

EN

The article introduces a method of design automation of an SI filter layout using the row strategy with the help of the AMPLE language. The work describes tools which, in short time and independently on the used technology, allow to obtain a layout of a circuit composed of integrators and current mirrors. The presented approach allows to minimise the power consumption, to reduce the chip area or to enhance the speed of the circuit. The efficiency of the method is illustrated with an SI filter pair example, designed in the TSMC 0,18μm technology.