Wyniki wyszukiwania - BazTech

1

Zero-Suppression Trigger Mode for GEM Detector Measurement System

Kolasinski Piotr, Pozniak Krzysztof, Wojenski Andrzej, Linczuk Pawel, Krawczyk Rafal, Gaska Michal, Zabolotny Wojciech, Kasprowicz Grzegorz, Chernyshova Maryna, Czarski Tomasz

International Journal of Electronics and Telecommunications

|

2021

|

Vol. 67, No. 1

103--108

EN

A novel approach to a trigger mode in the Gas Electron Multiplier (GEM) detector readout system is presented. The system is already installed at WEST tokamak. The article briefly describes the architecture of the GEM detector and the measurement system. Currently the system can work in two trigger modes: Global Trigger and Local Trigger. All trigger processing blocks are parts of the Charge Signal Sequencer module which is responsible for transferring data to the PC. Therefore, the article presents structure of the Sequencer with details about basic blocks, theirs functionality and output data configuration. The Sequencer with the trigger algorithms is implemented in an FPGA chip from Xilinx. Global Trigger, which is a default mode for the system, is not efficient and has limitations due to storing much data without any information. Local trigger which is under tests, removes data redundancy and is constructed to send only valid data, but the rest of the software, especially on the PC side, is still under development. Therefore authors propose the trigger mode which combines functionality of two existing modes. The proposed trigger, called Zero Suppression Trigger, is compatible with the existing interfaces of the PC software, but is also capable to verify and filter incoming signals and transfer only recognized events. The results of the implementation and simulation are presented.

2

Implementing Cyclic Redundancy Check as Error Correction Technique in HDLC

Sooch Shardeep Kaur, Gupta Meenu, Kumar Rakesh

Annals of Computer Science and Information Systems

|

2020

|

Vol. 24

131--136

EN

Any successful communication is governed by some set of rules to manage the flow control of the transmitted data. One such protocol is High-level Data Link Control (HDLC) which is a bit-oriented protocol used for communication over the point to point or multipoint links. Residing in the data link layer (layer 2) of Open System Interconnection (OSI), this protocol transmits data in frames. HDLC can be used for detecting the errors in the data which are induced during the transmission from sender to receiver. This paper focuses on not only detecting the error but also correcting it by using Cyclic Redundancy Check (CRC). Cyclic codes are a special type of linear Block Codes in which one codeword can be cyclically shifted to obtain another codeword. The CRC generator is modulo-2 added with the data in the information frame of HDLC and the remainder is obtained. When this data is sent over any transmission channel, there are high chances of data being erroneous due to interference of unrequired signals in the channel. When data reaches the receiver end, a similar modulo-2 addition is carried to obtain another remainder. This remainder is compared with the remainder transmitted by the sender. The two compared remainders detect the location of the error bit which is corrected by flipping that specific bit. This reduces the need for Automatic Repeat Request (ARQ) mechanisms to obtain the correct information as the data can be self-corrected at the receiver end.

3

Hardware Implementation of MISO on Orthogonal Frequency Division Multiplexing Platform with the Help of Alamouti Algorithm

Kilaru S.

International Journal of Electronics and Telecommunications

|

2017

|

Vol. 63, No. 2

137--143

EN

Many software based OFDM techniques were proposed from last half decade to improve the performance of the system. This paper tried to implement the same with Hardwar implementation. We created Hardware based MISO platform with OFDM. We implemented Alamouti algorithm on this test bed. The test bed is implemented with the help of Field Programmable Gate Array (FPGA). The test bed is functionalized with the help of FPGA through Xilinx based system generator for DSP. In this paper we considered the 2×1 MISO implementation with Alamouti algorithm. The simulation results showed that BER and SNR are considerably high for MISO than SISO. The results also proved that proposed OFDM based Alamouti implementation for MISO is excellent in all performance criterions.

4

Modelowanie i symulacja funkcjonowania regulacji na stanowisku Multi Tank

Juszka H., Tomasik M., Lis S.

Inżynieria Rolnicza

|

2008

|

R. 12, nr 10(108)

97-104

PL

Opisano problematykę sterowania procesami technologicznymi za pomocą mikroprocesorowych systemów sterowania, instalowanych w komputerach. Rozwiązanie takie umożliwia przeprogramowanie układów automatyki i zmianę struktury algorytmu sterowania, często bez konieczności przebudowy/wymiany urządzeń sterujących. Dla wybranych algorytmów regulacji analizowano funkcjonalność systemów sterowania mikroprocesorowego, bazujących na układach FPGA z procesorem XilinxŽ. Wyniki badań doświadczalnych przedstawiono na wykresach.

EN

The paper describes the issues of manufacturing process control using microprocessor control systems, which are installed in computers. This solution allows to reprogram automatic systems and to modify control algorithm structure, often without the need to rebuild/replace control equipment. The research involved analysis of functionality of microprocessor control systems based on FPGA systems containing XilinxŽ processor for selected control algorithms. Experimental test results are shown in diagrams.

5

EM emission of ICs implementated in FPGA : influence of floor plan and electric function

Szczęsny J., Kołodziejski J. F.

Electron Technology : Internet Journal

|

2007

|

Vol. 39, nr 4

1-7

EN

In the paper some investigations are presented aiming to check the influence of IC floor plan and the circuit function on its electromagnetic emissions. As the test vehicle Xilinx FPGA XCV800 type was used, in which two types of multiplicators were implemented. To compare the effects, high frequency currents in supply and ground pins of the circuits as well as near field disturbances were measured over the circuits.

6

Parametryzowany interfejs komunikacyjny dla układów FPGA

Poźniak K.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 3

411-425

PL

W pracy opisano warstwę sprzętową parametryzowanego, uniwersalnego interfejsu komunikacyjnego do zastosowań w układach FPGA. Omówiono metodykę automatycznego tworzenia przestrzeni adresowej i danych zgodnie z deklaracjami użytkownika. Opisano metody standaryzacji komunikacji I/O oraz przedstawiono przykłady implementacji.

EN

Contemporary technology of FPGA provides: hundreds of thousands of logical blocks, up to 10MB of SRAM memory, above 200 fast blocks of DSP, up to 20 nondependent modules for multi-gigabit electrical and optical transmission, all in a single circuit, FPGA circuits are more and more applied in market electronics as well as in large, multichannel, specialized electronic system. They are equipped in complex communication interfaces. The interfaces are responsible for remote control, system configuration detailed diagnostics and online monitoring. The paper describes hardware layer of a parametrized universal communication interface for applications in FPGA circuits. There are debated the methods to automatically create the address and data areas, according to the user's declarations. The methods to standardize the I/O communications are described. Implementation examples are given.

7

System pomiarowo-kontrolny dla nadprzewodzącej, mikrofalowej wnęki rezonansowej akceleratora tesla i europejskiego lasera xfel

Późniak T., Czarski T. W., Romaniuk R. S.

Kwartalnik Elektroniki i Telekomunikacji

|

2005

|

Vol. 51, z. 1

175--210

PL

Opisano nowe rozwiązanie zintegrowanego systemu efektywnego, sprzętowego symulatora i kontrolera niobowej, nadprzewodzącej, rezonansowej wnęki mikrofalowej 1,3GHz, o dużej dobroci. System jest przeznaczony dla lasera na swobodnych elektronach i akceleratora e+ - e- TESLA. System zrealizowano na bazie układu programowalnego typu FPGA VirtexII V3000. Model fizyczny wnęki rezonansowej (na podstawie którego opracowano symulator) i schemat układu jej sterowania przygotowano w języku VHDL przy wykorzystaniu sprzętowych elementów mnożących zawartych w serii układów VirtexII. W rezultacie uzyskano implementację pełnego urządzenia symulatora i kontrolera (nazywanego w pracy systemem SIMCON) pracującego w trybie czasu rzeczywistego, zgodnie z projektem układu sterowania wnęk rezonansowych akceleratora TESLA. Opisano, w szczególności, warstwę funkcjonalną systemu oraz scharakteryzowano działanie poszczególnych bloków wykonawczych zaimplementowanych w układzie FPGA. Przedstawiono strukturę funkcjonalną oraz sprzętową implementację warstwy komunikacyjnej. Zamieszczono wybrane przykłady działania, uzyskane na bazie monitoringu procesów czasu rzeczywistego. Opisany system jest przeznaczony do uruchamianego lasera na swobodnych elektronach dla zakresu VUV, zastępując z powodzeniem poprzednią generację analogowych układów sterowania akceleratorów. Testowany jest także w układach pomiarowych pojedynczych, ośmio-wnękowych segmentów nadprzewodzącego akceleratora liniowego. Jest to jedna z pierwszych pełnych realizacji wdrożonego systemu pomiarowo-kontrolnego akceleratora wykorzystująca możliwości układu FPGA posiadającego rozbudowaną warstwę cyfrowego przetwarzania sygnałów (DSP).

EN

The work describes a new, integrated, effective, hardware system of 1,3GHz microwave, very high finesse, cavity simulator and controller (referred to as the Simcon system). The resonant, superconducting, niobium cavity under consideration is a part of the free electron laser and the e+ -e- linear TESLA accelerator. The system was realized with the aid of a programmable FPGA chip of VirtexII V3000 series. The physical model of the resonant cavity (on which rests the simulator idea) and the circuit layout of its control, as well as the feedback and auxiliary circuits (prepared in agreement with the accelerator requirements) were done in the VHDL language. The design has incorporated hardware multiplication units present inside the VirtexII series of chips. The multiplication units were used to build a DSP subsystem. As a result, a hardware implementation of the full superconducting cavity simulator and contraller device was obtained, working in the real time, in accordance with the control system of the TESLA accelerator. In particular, the paper presents functional layer of the SIMCON system, and characterizes work of individual executing blocks, which were implemented in the FPGA chip. A functional structure and hardware implementation of the communication layer was presented. Chosen examples of the system performance were quoted, basing on monitoring of the real-time processes. The described system is projected for free electron, VUV laser under construction, and will replace in an evolutionary way, a previous analog generation of the accelerator control system. It is also tested in the measurement setups for single cavity units of the superconducting linear accelerator. According to the current knowledge of the authors, it is one of the first, realizations of the accelerator control systems, using the possibilities of the FPGA chip equipped with embedded, extended DSP feasibilities.

8

Zastosowanie dużych matryc FPGA do sterowania LLRF wnękami akceleratora na przykładzie projektu X-FEL

Poźniak K.

Elektronika : konstrukcje, technologie, zastosowania

|

2005

|

Vol. 46, nr 7

31-36

PL

Opisano zasadę działania akceleratorów oraz metody badawcze oparte na ich wykorzystaniu. Zamieszczono przykłady współczesnych dużych kompleksów akceratorowych oraz urządzeń samodzielnych. Przedstawiono metodę kontroli LLRF do stabilizacji przyspieszającego pola elektrycznego we wnęce rezonansowej na przykładzie akceleratora liniowego X-FEL w DESY (Hamburg). Omówiono rolę i zasadę działania elektronicznego systemu sterowania opartego na układach FPGA z serii Virtex-ll z wbudowanymi szybkimi elementami DSP. Zamieszczono przykładowe wyniki badań z elektronicznym symulatorem wnęki oraz na stanowisku testowym CHECHIA w DESY we współpracy z rzeczywistą wnęką rezonansową stosowaną w akceleratorze X-FEL.

EN

The paper contains description of some accelerators and research methods used with accelerators. The representative examples of the biggest accelerators were debated. The work presents in more detail the LLRF control system to stabilize the accelerating electromagnetic field in a superconducting cavity of the linear accelerator for X-Ray Free Electron Laser, which is under research in DESY, Hamburg. The working principle of the LLRF control system was outlined. The applied system uses FPGA chips eauipped with fast hardware based on internal DSP functional blocks. Practical solutions were presented which use Virtex-ll chips by Xilinx. Exemplary results are presented with superconducting cavity controller and simulator. The tests were done on the CHECHIA laboratory set-up for a single niobium cavity in DESY. Such cavities are used for the construction of the X-FEL linac.

9

Ośmiokanałowy zintegrowany system sterowania modułem akceleratora X-FEL/TESLA

Giergusiewicz W., Poźniak K., Romaniuk R. S.

Elektronika : konstrukcje, technologie, zastosowania

|

2005

|

Vol. 46, nr 7

51-55

PL

Przedstawiono projekt, konstrukcję i wstępne pomiary właściwości ośmiokanałowego modułu elektronicznego przeznaczonego do budowy systemu sterowania akceleratora TESLA (DESY). Moduł, nazywany w pracy SIMCON 3 (cavity simulator and controller), składa się z dużego układu FPGA (Virtexll-4000 firmy Xilinx), ośmiu szybkich przetworników A/C i czterech C/A firmy Analog Devices. Moduł wykonano jako 16-warstwową płytę drukowaną usytuowaną na uniwersalnej platformie LLRF. Jest pierwszym tego typu rozwiązaniem dla techniki akceleratorowej, w którym uzyskano latencję algorytmu sterowania DSP poniżej 250 ns. Przy optymalizacji systemu transmisji danych możliwa jest redukcja latencji systemu LLRF do 500 ns.

EN

The paper describes design, construction and initial measurements of eight channel electronic device predicted for building of the control system for TESLA accelerator (DESY). The device, referred in the paper to sa the SIMCON3 (from cavity simulator and controller) consists of 16 layer PCB, a large FPGA chip (Virtexll-4000 firmy Xilinx), eight ADC and four DAC (Analog Devices). The proposed device is the first of this kind for accelerator technology in which there was achieved DSP latency below 200 ns. With the optimized data transmission system the overall LLRF system latency can be as low as 500 ns.

10

System odczytu i układ wyzwalania kalorymetru wspomagającego BAC dla detektora ZEUS

Bałuka G., Bukowy M., Ciborowski J., Derlicki A., Grzelak G., Karpiuk R., Kierzkowski K., Kudła I., Kupczak R., Kuśmierz W., Martynow W., Milewski J., Nowak R., Pawlak J. M., Pietrak R., Pliszka J., Pluciński P., Poźniak K., Stojda K., Walczak R., Żarnecki A. F.

Kwartalnik Elektroniki i Telekomunikacji

|

2002

|

Vol. 48, z. 2

359-380

PL

W artykule opisano system odczytu i trójstopniowy układ wyzwalania dla liczącego ponad 40 tys. kanałów kalorymetru BAC. Przedstawiono zastosowane algorytmy, platformę sprzętową oraz współpracujące z nią oprogramowanie.

EN

Data acquisition and three level trigger system for 40,000 channels BAC detector is described. The algorithms, hardware solutions and software are presented.