PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 14

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  Verilog
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Basic 3D graphics processor implemented on small FPGA
Panek K., Flak B., Koryciak S., Wiatr K.
Measurement Automation Monitoring
|
2018
|
Vol. 64, No. 1
8--10
EN
FPGAs have big computing possibilities and therefore are very popular as dedicated hardware accelerators. A few years ago, FPGAs were expensive and the cheapest ones had very limited capabilities, because of small amount of logic elements and slow internal clocks. Nowadays, cheap development boards are available at a price below 50€ with abilities to transmit even HDMI signals. This paper covers implementation of the soft processor with a 3D graphics coprocessor on the cheapest available FPGA board with HDMI connector, containing only 8k Logic Elements.
2
Content available System w układzie programowalnym z mikrokontrolerem Propeller
Kardasz P.
Pomiary Automatyka Robotyka
|
2015
|
R. 19, nr 2
65--70
PL
Artykuł przedstawia system w układzie programowalnym FPGA z mikrokontrolerem P8X32A Propeller. Kod tego mikrokontrolera został opublikowany w sierpniu 2014 r. na otwartej licencji GPL w wersji 3. System, zawierający sterowniki grafiki i dźwięku, a także klawiatury, myszy komputerowej i pamięci masowej, przeznaczony jest do zastosowań związanych z przetwarzaniem sygnałów dźwiękowych. Przedstawiona została struktura zaprojektowanego systemu oraz możliwości jego zastosowań.
EN
The paper presents the system on FPGA programmable chip using the Propeller P8X32A microcontroller. The microcontroller code was published in the August 2014 on the GPL v. 3 open source license. The system contains graphics and sound drivers, as well as the keyboard, mouse, and storage drivers. It is designed for applications involving the processing of audio signals. The paper presents the structure of the designed system and its possible applications.
3
Content available Wybór sposobów opisu w języku Verilog układów kombinacyjnych przy syntezie automatów skończonych
Salauyou V., Zabrocki Ł.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
763--765
PL
Zbadane sposoby opisu układów kombinacyjnych automatów skończonych w języku Verilog, a problem wyboru najlepszego opisu z punktu widzenia kosztów realizacji. Problem został rozwiązany empirycznie. Zaproponowano siedem konstrukcji języka Verilog dla opisu układów kombinacyjnych, z których zostały wybrane dwie najlepsze konstrukcje. Pokazano, że wybór sposobu opisu pozwala zmniejszyć koszt realizacji średnio w 2,71 razy, a dla niektórych przypadków - w 3,40 razy. Praca ma duże znaczenie praktyczne.
EN
In the paper techniques of combinational circuit specifications in the Verilog language at synthesis of finite state machines (FSMs) are examined. The problem of the best specification choice for minimization of an FSM cost is considered. This task was empirically solved by performing a great many experimental researches. There were proposed seven Verilog language constructions for specification of the FSM combinational circuits, four with the statement if and three with the statement case, from which two best constructions were chosen on a basis of the experimental investigations. For different methods of the FSM description the comparison of the maximum and minimum cost of implementation was made. It was shown that the choice of the specification technique allowed reducing the FSM cost by a factor of 2.71 on the average and sometimes even by a factor of 3.40. This approach is of great practical importance, since it allows reducing the FSM realization cost and raising the FSM speed essentially without any special efforts from designers and application of any special synthesis methods.
4
Content available Partial Reconfiguration in the Field of Logic Controllers Design
Doligalski M., Bukowiec A.
International Journal of Electronics and Telecommunications
|
2013
|
Vol. 59, No. 4
351-356
EN
The paper presents method for logic controllers multi context implementation by means of partial reconfiguration. The UML state machine diagram specifies the behaviour of the logic controller. Multi context functionality is specified at the specification level as variants of the composite state. Each composite state, both orthogonal or compositional, describes specific functional requirement of the control process. The functional decomposition provided by composite states is required by the dynamic partial reconfiguration flow. The state machines specified by UML state machine diagrams are transformed into hierarchical configurable Petri nets (HCfgPN). HCfgPN are a Petri nets variant with the direct support of the exceptions handling mechanism. The paper presents placesoriented method for HCfgPN description in Verilog language. In the paper proposed methodology was illustrated by means of simple industrial control process.
5
Automatyczny generator opisu w języku HDL na przykładzie kodera BCH
Rak F., Wojciechowski T., Jędrak M.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2012
|
nr 12
1680-1683
PL
Opisano proces generacji syntezowalnego kodu w językach opisu sprzętu przy wykorzystaniu programowej aplikacji. Działanie aplikacji pokazano na przykładzie sprzętowego modułu kodera kodów korekcyjnych z rodziny BCH. Ukazano proces generacji, rozpoczynający się opisem algorytmu, przez reprezentacje pośrednie i tworzenie wynikowego kodu w językach VHDL i Verilog. Artykuł zawiera wprowadzenie do tematyki pamięci NAND-Flash, opis właściwości kodów BCH oraz algorytmów zastosowanych do ich dekodowania. Szczegółowo opisano aplikację generatora kodu źródłowego w językach HDL, proces generacji i tworzenia kodu źródłowego.
EN
This article describes an idea of generating synthesisable HDL module code by a software generator application. As an example of complete data flow - from idea, through intermediate representation, to VHDL / Verilog code - an error correction algorithm of BCH (Bose-Chaudhuri-Hocquenghem) was choosen. The article introduces the NAND-Flash architecture together with its key features, gives description of BCH algorithm and the theory behind it, covers generator application's overall data flow together with some implementation details and shortly summarises proposed solution's features and advantages.
6
Content available ASIC implementation of high efficiency 8-bit 'OctaLynx' RISC microprocessor
Frankiewicz M., Gał R., Gołda A., Brzozowski I., Kos A.
Prace Instytutu Elektrotechniki
|
2012
|
Z. 260
241-253
EN
The paper presents structure of 8-bit RISC microcontroller with 16-bit address bus called OctaLynx. The processor behavior is described by Verilog hardware description language and was fabricated as ASIC in CMOS LF 0.15 m (1.8 V) technology. Before fabrication FPGA tests were run. The integrated circuit consists of the core and some peripherals (8-bit general purpose input-output ports, timers/counters, USART, SPI).The controller was designed for tests of the dynamic power management systems.
PL
Artykuł prezentuje strukturę 8-bitowego mikrokontrolera typu RISC z 16-bitową magistralą adresową nazwanego OctaLynx. Procesor został zaprojektowany z użyciem języka opisu sprzętu Verilog oraz sfabrykowany jako układ ASIC w technologii CMOS LF 0,15 m (1,8 V). Przed fabrykacją wykonane zostały testy w układzie FPGA. Zbudowany układ scalony składa się z jądra i peryferiów (8-bitowych portów I/O, liczników, SPI, USART). Kontroler przeznaczony jest do testów systemów dynamicznego zarządzania mocą w układzie.
7
Content available remote Specyfikacja hierarchicznej maszyny stanów UML 2.4 i jej automatyczna implementacja w języku Verilog
Bazydło G., Adamski M.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 11
145-149
PL
W artykule przedstawiono autorską metodę syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML 2.4. Opisano podzbiór UML wybrany do jednoznacznej, graficznej specyfikacji sterowników logicznych ze szczególnym uwzględnieniem przejść bezwarunkowych, stanów końcowych oraz przejść automatycznych (zakończeniowych). Metoda syntezy została zaimplementowana w systemie U2V umożliwiającym automatyczną implementację w języku opisu sprzętu Verilog.
EN
The paper presents a new, original method of reconfigurable logic controllers (RLC) design. It starts from behavioral specification in UML 2.4 state machine model, which is automatically converted into a structure of hierarchical network of linked state machine on Register Transfer Level (RTL) and described in XML format. Proprietary U2V CAD system transforms an initial graphical specification into a set of related XML modules and generate from them final synthesizable description in Verilog.
8
Content available Obsługa wyjątków w maszynie stanowej UML realizowanej w mikrosystemach cyfrowych
Bazydło G., Adamski M.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
728-731
PL
W referacie przedstawiono i przedyskutowano zagadnienia związane z modelowaniem obsługi wyjątków opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Specyfikacją końcową jest modularny opis w języku opisu sprzętu Verilog. Zwrócono uwagę na poprawne stosowanie przejść bezwarunkowych oraz wprowadzanie stanów końcowych, pseudostanów historii oraz niejawnych zdarzeń typu completion event. Metoda została poparta stosownymi przykładami.
EN
The paper presents the design methodology and related framework for deriving Verilog descriptions from UML state machine diagrams in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced, which illustrates a case of system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of UML 2.2 state machine diagrams ensures, under the proposed structural design rules, that Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of UML state machine is directly mapped into structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of behavioral model.
9
Content available Synteza behawioralna sterowników rekonfigurowalnych na podstawie modelu maszyny stanowej UML
Bazydło G.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 7
508-510
PL
W pracy przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem struktu-ralnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych. Wynikiem jest modularny opis modelowanego systemu w języku opisu sprzętu Verilog. Taka specyfikacja tekstowa może być następnie poddana symulacji i syntezie w zewnętrznych systemach.
EN
The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems [9], as well as for business modelling and other non-software, for example reactive, systems [1, 8, 10]. The UML represents a collection of the best engineering practices that have proven successful in modelling large and complex systems [14]. The current version of the language is 2.1.2 [6]. One of the UML diagrams is a state machine diagram that defines a set of concepts that can be used for modelling discrete behavior through finite state transition systems. The paper presents a new design method for reconfigurable logic controllers implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog. The UML state machine diagram is used as an initial behavioural model [5]. It is worth mentioning that state machine diagrams support various features of the modelling systems such as hierarchy and orthogonality [12]. Figure 2 shows a state machine diagram for the exemplary model of two trolleys control process (Fig. 1) [2]. The formal structured design model is based on the hierarchical network of collaborated Finite State Machines [3, 15]. The specification in Verilog can be simulated and synthesized in professional tools, e.g. Active HDL or Xilinx ISE. To verify presented method a special CAD system UML-XML2Verilog was designed. This system allows automating the translation process from UML diagrams (described in XML) to behavioural, synthesized specification in Verilog. As for future research, the use of other diagrams from UML is going to be investigated.
10
Content available remote Petri Nets Mapping into Reconfigurable Logic Controllers
Adamski M., Węgrzyn M.
Electronics and Telecommunications Quarterly
|
2009
|
Vol. 55, No 2
157-182
EN
The paper concentrates on the behavioral specification of Reconfigurable Logic Controller programs, given initially as Petri nets and later rewritten in Hardware Description Languages. The rule-based textual language input makes it possible to integrate the design system with existing formal logic based computer-based theorem proovers. The Petri net description in HDL provides the opportunity to integrate existing Petri net software with several commercial systems. Different Petri net places encoding methods are also discussed. Verilog-HDL is used for an intermediate representation of controller behavior on top of existing commercial synthesis tools. The implementation methods using D, JK and T flip-flops are presented.
11
Content available remote Projektowanie sterowników logicznych opisanych diagramami maszyny stanowej UML
Bazydło G., Adamski M.
Czasopismo Techniczne. Informatyka
|
2008
|
R. 105, z. 1-I
3-18
PL
W artykule przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog i programów profesjonalnych do symulacji i syntezy logicznej. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem strukturalnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych.
EN
The paper presents a new design method for logic controllers, which are implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog and professional tools for simulation and logic synthesis. The UML 2.1.2 state machine diagram is used as an initial behavioral model. The formal structured design model is based on hierarchical network of collaborated Finite State Machines.
12
System do komputerowego projektowania programów dla rekonfigurowalnych sterowników logicznych
Bazydło G.
Informatyka Teoretyczna i Stosowana
|
2007
|
R. 7, nr 11
89-100
PL
Do specyfikacji programów dla rekonfigurowalnych sterowników logicznych wykorzystywanych jest wiele metod zarówno graficznych, jak i opartych o format tekstowy. Graficzne metody są bardziej intuicyjne w stosowaniu, ale za to specyfikacje tekstowe lepiej nadają się do dalszego przetwarzania. Niestety brak jest uniwersalnej metody, która z jednej strony pozwalałaby na wizualne modelowanie za pomocą języka UML złożonych z hierarchicznych systemów współbieżnych, z drugiej zaś byłaby odpowiednia jako wejście dla zewnętrznych systemów umożliwiających przeprowadzenie symulacji, syntezy implementacji układu. W niniejszej pracy przedstawiono metodę translacji programów dla sterowników logicznych opisanych diagramami UML 2.0 do języka opisu sprzętu Verilog. Zaletą proponowanej metody jest możliwość graficznego projektowania układów cyfrowych, a cały proces translacji może odbywać się automatycznie, bez ingerencji użytkownika. Zwrócono także uwagę na możliwość używania do specyfikacji sterowników logicznych, często darmowych, narzędzi UML. Praktyczną weryfikacją proponowanej metody jest opracowana aplikacja UML-XML2Verilog, która umożliwia automatyczną translację diagramów UML 2.0 opisanych w języku XML do języka Verilog. Omawiane zagadnienia poparte zostały stosownymi przykładami.
EN
The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems, as well as for business modeling and other non-software systems. The UML represents a collection of the best engineering practices that have proven successful in modeling large and complex systems. The current version of the language is 2.1.1. The UML language contains thirteen kinds or diagrams (structure and behavior diagrams). One of the behavior diagrams is a stare machine diagram that defines a set of concepts that can be used for modeling discrete behavior through finite state transition systems. The UML language can be used not only for designing software systems, but also for other kinds of them, for example reactive systems. This paper presents a method of using the UML language for behavioral specification for reconfigurable logic controllers. Emphasis is put on diagrams that represent behavioral stare machines, because they refer directly to the definition of Finite State Machines. It is worth mentioning that state machine diagrams support various features of the modeling systems such as hierarchy and orthogonality. This support allows for designing the behavior of the complex and orthogonal systems in an intuitive and clear way, on the selected hierarchical level. Also a possibility of using another UML diagrams was discussed, e.g. use case diagrams or activity diagrams. The farmer can be applied to analyze the user's needs and interface of the designed device. The activity diagrams can be used to prepare test benches for the modeled system. But the main method to model the behavior of a system are state machine diagrams. The paper shows a way to transform and detail the UML specification to the form that is acceptable by contemporary, industrial logic controllers. The UML specification can be used to generate an effective program in a Hardware Description Language (HDL), especially Verilog. Also a possibility of freeware UML tools was discussed. As practical verification of proposed method an UML-XML2Verilog application was implemented.
13
Synteza rozmytych sieci Petriego jako sprzętowych układów sterowania i diagnostyki
Kluska J., Hajduk Z., Gniewek L.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 6 bis
5-7
PL
Rozmyte sieci Petriego (FPN) dobrze nadają się do modelowania algorytmów sterowania procesów złożonych. Dzięki takim modelom można dokonać syntezy zarówno programowych, jak i sprzętowych układów sterujących. Zastosowanie logiki wielowartościowej (rozmytej), prowadzi do układów, które mogą przetwarzać zarówno sygnały analogowe, jak i binarne. Sprzętowe układy sterujące są szczególnie atrakcyjne ze względu na dużą szybkość działania i niski koszt. Dotychczasowe prace dotyczące FPN dotyczyły modelowania algorytmów sterowania. Niniejsza praca zawiera dwa elementy nowości - pokazuje, jak można wykorzystać wartość rozmytych znaczników sieci Petriego, oraz wyjaśnia, że FPN daje się łatwo rozbudować o funkcje diagnostyki w układzie sterowania.
EN
Fuzzy Petri nets are useful for modeling of complex systems. Owing to such models we can synthesize both software and hardware control devices. Application of multivalued logic (fuzzy logic) leads to the systems, which are able to processing both analog, and binary signals. Hardware control systems are especially attractive for the sake of very high speed and low cost. Until now, the works associated with FPN, were applied to modeling of control algorithms. This work provides two elements of novelty - it shows how to use the values of fuzzy markers in the Petri net, and explains that one can easily extend the FPN to solve the diagnostic functions in the control system.
14
Podstawy projektowania podręcznej pamięci danych typu cache dla prostego mikroprocesora RISC w języku Verilog
Grabowski S., Ciota Z., Bakowski P.
Elektronika : konstrukcje, technologie, zastosowania
|
2004
|
Vol. 45, nr 11
34-37
PL
Artykuł stanowi wprowadzenie do projektowania pamięci podręcznej cache pierwszego poziomu. Czytelnik powinien tu znaleźć niezbędną wiedzę przed rozpoczęciem etapu projektowania. Krótko przedstawiono prosty przykład zaprojektowanej pamięci cache. Do opisu tego projektu został wykorzystany język Verilog, ze względu na wiele swych zalet.
EN
The introduction to designing of the first Ievel data-cache memory is presented in this paper. At the end of the paper a brief example of a data-cache design is introduced. The reader can also get knowledge, wchich may be found very useful during first attempts to design cache memories. Verilog HDL was selected as a programming and designing tool because of its simplicity and many virtues.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.