Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: SystemVerilog

Sortuj według:

Ogranicz wyniki do:

Build Testbenches for Verification in Shift Register ICs using SystemVerilog

Widianto M., Chasrun H., Lis Robert

International Journal of Electronics and Telecommunications

2022

Vol. 68. No. 3

619--623

A testbench is built to verify a functionality of a shift register IC (Integrated Circuit) from stuck-at-faults, stuck-at-1 as well as stuck-at-0. The testbench is supported by components, i.e., generator, interface, driver, monitor, scoreboard, environment, test, and testbench top. The IC consists of sequential logic circuits of D-type flip-flops. The faults may occur at interconnects between the circuits inside the IC. In order to examine the functionality from the faults, both the testbench and the IC are designed using SystemVerilog and simulated using Questasim simulator. Simulation results show the faults may be detected by the testbench. Moreover, the detected faults may be indicated by error statements in transcript results of the simulator.

Strategia weryfikacji systemu na chipie oparta na mechaniźmie FDL

Pułka A.

Elektronika : konstrukcje, technologie, zastosowania

2010

Vol. 51, nr 12

87-90

Artykuł dotyczy zagadnień weryfikacji formalnej złożonych systemów elektronicznych, tzw. SoC. W pracy zaproponowano nowe oryginalne podejście do planowania strategi weryfikacji opartej o wnioskowanie zdroworozsądkowe. Opisano formalną metodologię mechanizmu planowania bazującą na rozproszonej logice domniemań FDL (Fuzzy Default Logic). Zdefiniowano wieloetapową strategię weryfikacji w postaci narzędzia systemu weryfikacji związanej z określoną platformą sprzętowo-programową. Metodologia została zweryfikowana na prototypowej platformie SoC połączonej magistralą AMBA. Pokazano zalety proponowanego podejścia.

The paper deals with problem of the formal verification of complex electronic embedded systems. A new commonsense strategy is proposed. The formal methodology of the inference engine modeling based on Fuzzy Default Logic is given. The multistage verification strategy as the platform dependent verification (PDV) toolset is defined. The methodology has been validated on examples on a prototype AMBA-based virtual SoC platform working with SystemVerilog verification procedures. The advantages of the presented methodology have been emphasized.