Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: SABL

Sortuj według:

Ogranicz wyniki do:

A power-balanced sequential element for the delay-based dual-rail precharge logic style

Bongiovanni S, Olivieri M, Scotti G., Trifiletti A.

International Journal of Microelectronics and Computer Science

2013

Vol. 4, nr 4

129--141

Delay-based Dual-rail Pre-charge Logic (DDPL) is a logic style introduced with the aim of hiding power consumption in cryptographic circuits when a Power Analysis (PA) attack is mounted. Its particular data encoding allows to make the adsorbed current constant for each data input combination, irrespective of capacitive load conditions. The purpose is to break the link between dynamic power and data statistics and preventing power analysis. In this work we present a novel implementation of a dynamic differential master-slave ﬂip-ﬂop which is compatible with the DDPL data encoding. Efforts were made in order to design a completely dynamic master-slave architecture which does not require a conversion of the signals from dynamic to static domain. Moreover we show that the area occupied is also reduced due to a compact differential layout. Simulations performed using a 65nm-CMOS process showed that the proposed circuit exhibits good performance in terms of NED (Normalized Energy Deviation) and CV (Coefﬁcient of Variation) of the current samples as required in transistor level countermeasures against power analysis, and it outperforms other previously published DPA-resistant ﬂip-ﬂops in the real case of unbalanced load conditions.

Rozwiązania technologiczne w ochronie układów kryptograficznych

Gołofit K.

Elektronika : konstrukcje, technologie, zastosowania

2009

Vol. 50, nr 8

142-148

Odkąd rozpoznano w technologii CMOS zespół istotnych podatności na ataki typu Side-Channel trwają poszukiwania sposobów projektowania, które zapewniłyby właściwy poziom bezpieczeństwa przy akceptowalnych parametrach układu (poborze mocy, szybkości działania, powierzchni itp.). Artykuł stanowi przegląd technik realizacji bezpiecznych układów kryptograficznych na poziomie implementacyjnym, budowanych zarówno w oparciu o standardowe rozwiązania CMOS jak i specjalizowane konstrukcje elementów logicznych wraz z własnym rozwiązaniem proponowanym w tej dziedzinie. We wstępie przedstawiono definicję kryptoanalizy ujmującą zagrożenia ze strony SCA, rys historyczny, kanały i obiekty ataków, ogólną klasyfikację ataków i technik zabezpieczających oraz normy i standardy związane z bezpieczeństwem układów kryptograficznych.

Since major vulnerability to Side Channel Attacks was identified with regard to standard CMOS technology, new methods providing high security level and acceptable other parameters (as power consumption, efficiency, silicon area) were discovered - partially as new techniques, partially based on known solutions. This paper describes several techniques of logic styles - encompasses silicon level implementations - that can be useful for cryptographic devices. The paper begins with recent definition of cryptanalysis that include SCA vulnerability, historical outline, side channels, subjects of attacks, general classification of attacks and prevention methods as well as norms and standards related to security of cryptographic hardware.