Wyniki wyszukiwania - BazTech

Ograniczanie wyników

2 Przegląd Elektrotechniczny

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: QC-LDPC

Sortuj według:

Ogranicz wyniki do:

Dekoder LDPC implementowany w mikrokontrolerze dla systemów Internetu Rzeczy

Hyla Jakub, Sułek Wojciech

Przegląd Elektrotechniczny

2023

R. 99, nr 4

133--139

Artykuł dotyczy projektowania systemów kodowania korekcyjnego dla protokołów komunikacyjnych w Internecie Rzeczy, które są implementowane na platformach o mocno ograniczonych zasobach obliczeniowych. W artykule zaproponowano wykorzystanie nowoczesnych kodów LDPC (Low Density Parity Check), zaprezentowano algorytm dekodujący oraz przedstawiono wyniki eksperymentalne implementacji w układzie mikrokontrolera. Przeprowadzono testy dla różnych wielkości słów kodowych oraz zebrano wyniki związane z czasem dekodowania, przepustowością jak również liczbą iteracji potrzebną do zdekodowania jednego bloku.

The article concerns the design of correction coding systems for communication protocols in the Internet of Things, which are implemented on platforms with very limited computing resources. The article proposes the use of modern LDPC (Low Density Parity Check) codes, presents the decoding algorithm and presents the experimental results of the implementation in a microcontroller device. Experiments were performed for different codeword sizes and the results were collected concerning the decoding time, throughput as well as the number of iterations needed to decode one block.

Sprzętowa implementacja nieregularnego dekodera QC-LDPC w strukturze FPGA

Kuc Mateusz, Sułek Wojciech, Kania Dariusz

Przegląd Elektrotechniczny

2020

R. 96, nr 9

16--20

W pracy przedstawiono sprzętowa˛ implementacje˛ dekodera kodów QC-LDPC w strukturze FPGA. Zaprezentowany dekoder może być skonfigurowany do obsługi algorytmu Min-Sum lub Normalized Min-Sum. Normalizacje˛ w algorytmie Normalized Min-Sum wykonano za pomoca˛ układów kombinacyjnych. Przedstawiono również porównanie dekoderów o różnych rozmiarach magistral propagacji wiadomości (ang. beliefs). Badania eksperymentalne prowadzono z wykorzystaniem układu FPGA rodziny Cyclone V firmy Intel oraz kodów LDPC ze standardów 802.11ad i 802.16e.

The paper presents hardware implementation of QC-LDPC decoder (Quasi-Cyclic Low-density Parity-Check) in FPGA structure. In the presented decoder, Min-Sum and Normalized Min-Sum algorithms can be utilized. Normalization in the Normalized Min-Sum algorithm is performed using LookUp Tables (LUTs). a comparison of decoder operating with different data bus sizes is also shown. All presented results were obtained in the Intel Cyclone V system for 802.11ad (WiGig) and 802.16e (WiMax) standards.