A test 3-Gate FinFET-type p-MOS transistor was manufactured using a 3um CMOS layout and a technique dedicated for preparation of 270nm narrow silicon paths, controlled by means of a lateral definition process (PADEOX). SEM and optical views of the device were presented. I D (V DS) and I D (V GS) characteristics were measured and displayed together with typical p-MOS curves. A simple model of I-V characteristics was adopted for estimation of parameters of the fabricated test device.
PL
3-bramkowy tranzystor p-MOS typu Fin został opracowany przy wykorzystaniu 3 µm reguły projektowania (technologia CMOS) i nowej metody wytwarzania w procesie lateralnym wąskich ścieżek krzemowych o szerokości rzędu 270 nm (PADEOX). Zaprezentowano zdjęcia optyczne i skaningowe tranzystorów. Przedstawiono charakterystyki I D (V DS) i I D (V GS) w porównaniu z krzywymi typowymi dla technologii p-MOS. Wyznaczono podstawowe parametry elektryczne przyrządu i na ich podstawie charakterystyki I-V jego prostego modelu.
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.