PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 9

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  LDPC codes
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Algorithms for generation of Ramanujan graphs, other Expanders and related LDPC codes
Polak M., Ustimenko V.
Annales Universitatis Mariae Curie-Skłodowska. Sectio AI, Informatica
|
2015
|
Vol. 15, no. 2
14--21
EN
Expander graphs are highly connected sparse finite graphs. The property of being an expander seems significant in many of these mathematical, computational and physical contexts. For practical applications it is very important to construct expander and Ramanujan graphs with given regularity and order. In general, constructions of the best expander graphs with a given regularity and order is no easy task. In this paper we present algorithms for generation of Ramanujan graphs and other expanders. We describe properties of obtained graphs in comparison to previously known results. We present a method to obtain a new examples of irregular LDPC codes based on described graphs and we briefly describe properties of this codes.
2
Metody zabezpieczania danych przesyłanych w sieciach WLAN oparte na najnowszych odkryciach teorii informacji
Pilc M.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2013
|
nr 7
577--582
PL
Artykuł składa się z dwóch części. W pierwszej części dokonano przeglądu metod zapewniania poufności i integralności danych, stosowanych w sieciach bezprzewodowych opartych na standardach rodziny IEEE 802.11. Omówiono stabości protokołów WEP oraz WPA, a także przedstawiono protokół WPA2 oparty na standardzie IEEE 802.11 i. W drugiej części artykułu przedstawiono odkrycia teorii informacji zmierzające do wyeliminowania możliwości przechwycenia informacji przez intruza drogą radiową. Skupiono się przy tym na kodach LDPC (Low Density Parity-Check). Podjęto także dyskusję na temat ograniczeń stosowalności tych kodów dla transmisji z widzialnością optyczną anten (Line-of-Sight).
EN
The following article is composed of two parts. The first part comprises an overview of methods providing data confidentiality and integrity in wire- less LANs based on IEEE 802.11 family of standards. The weaknesses of WEP and WPA protocols were discussed. Protocol WPA2 based on IEEE802.1H was presented. The second part of the article presents the newest discoveries in information theory which seem to eliminate the possibility of capturing messages sent via radio waves. LDPC codes are focused on in detail. Additionally, limited applicability of these codes to Line-of-sight transmissionis discussed.
3
Content available LDPC codes based on algebraic graphs
Polak M., Ustimenko V.
Annales Universitatis Mariae Curie-Skłodowska. Sectio AI, Informatica
|
2012
|
Vol. 12, no. 3
107--119
EN
In this paper we investigate correcting properties of LDPC codes obtained from families of algebraic graphs. The graphs considered in this article come from the infinite incidence structure. We describe how to construct these codes, choose the parameters and present several simulations, done by using the MAP decoder. We describe how error correcting properties are dependent on the graph structure. We compare our results with the currently used codes, obtained by Guinand and Lodge [1] from the family of graphs D(k; q), which were constructed by Ustimenko and Lazebnik [2].
4
Content available Sieć Banyana w implementacji sprzętowej dekodera LDPC
Sułek W.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 1
36-38
PL
Kody LDPC stanowią jedną z najnowocześniejszych metod kodowania dla celów korekcji błędów. Artykuł dotyczy sprzętowego dekodera podklasy kodów LDPC zorientowanych na implementację, który został opracowany w formie syntezowalnego opisu w języku VHDL. Jak pokazały wyniki syntezy, znaczną część powierzchni dekodera zajmuje moduł konfigurowalnej sieci połączeń. Sieć składa się z zestawu multiplekserów, które propagują dane z pamięci do jednostek obliczeniowych. Synteza behawioralnego opisu tego modułu daje niekorzystne wyniki. Dlatego też zaproponowano opis strukturalny z wykorzystaniem idei sieci Banyana oraz zestawu multiplekserów wyjściowych. Dzięki temu osiągnięto nawet kilkudziesięcioprocentową oszczędność powierzchni dekodera.
EN
Low-Density Parity-Check codes are one of the best modern error-correcting codes due to their excellent error-correcting performance and highly parallel decoding scheme. This paper deals with a hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The parameterizable decoder has been designed in the form of synthesizable VHDL description. Implementation in Xilinx FPGA devices achieves the throughput equal to nearly 100Mb/s. A significant part of the decoder area is occupied by the configurable interconnection network. The network consists of a set of multiplexers that propagate the data from the memory to computation units. The behavioral description of the interconnection network gives quite poor synthesis results: the decoder area is large and exponentially dependent on the number of inputs / outputs. Instead of the straightforward behavioral description, the switching network can be described structurally making use of ideas known from the theory of telecommunication switches: Benes or Banyan networks. In the paper there is presented in detail the interconnection network implementation based on the Banyan switch with additional multiplexer stage to enable non-power-of-2 numbers of outputs. Comparison of the synthesis results for the network based on the behavioral and Banyan structural description shows significant decrease in the decoder area in the second case.
5
Content available Pipeline processing in low-density parity-check codes hardware decoder
Sułek W.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2011
|
Vol. 59, nr 2
149-155
EN
Low-Density Parity-Check (LDPC) codes are one of the best known error correcting coding methods. This article concerns the hardware iterative decoder for a subclass of LDPC codes that are implementation oriented, known also as Architecture Aware LDPC. The decoder has been implemented in a form of synthesizable VHDL description. To achieve high clock frequency of the decoder hardware implementation – and in consequence high data-throughput, a large number of pipeline registers has been used in the processing chain. However, the registers increase the processing path delay, since the number of clock cycles required for data propagating is increased. Thus in general the idle cycles must be introduced between decoding subiterations. In this paper we study the conditions for necessity of idle cycles and provide a method for calculation the exact number of required idle cycles on the basis of parity check matrix of the code. Then we propose a parity check matrix optimization method to minimize the total number of required idle cycles and hence, maximize the decoder throughput. The proposed matrix optimization by sorting rows and columns does not change the code properties. Results, presented in the paper, show that the decoder throughput can be significantly increased with the proposed optimization method.
6
Content available On LDPC codes corresponding to affine parts of generalized polygons
Polak M., Ustimenko V.
Annales Universitatis Mariae Curie-Skłodowska. Sectio AI, Informatica
|
2011
|
Vol. 11, no. 2
143--152
EN
In this paper we describe how to use special induced subgraphs of generalized m-gons to obtain the LDPC error correcting codes. We compare the properties of codes related to the affine parts of q-regular generalised 6-gons with the properties of known LDPC codes corresponding to the graphs D(5, q).
7
Content available Konfigurowalny dekoder kodów LDPC implementowany w układzie FPGA
Sułek W.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
606-608
PL
Kody LDPC są jednymi z najlepszych znanych klas kodów nadmiarowych, służących do korekcji błędów w kanale telekomunikacyjnym. W niniejszej pracy zaprezentowano opisany w języku VHDL konfigurowalny dekoder podklasy kodów LDPC zorientowanych na efektywną sprzętową implementację. Możliwe jest dostosowanie dekodera dla dowolnego kodu LDPC ze zdefiniowanej podklasy, jak również konfiguracja pewnych parametrów dekodera decydujących o jego własnościach strukturalnych oraz własnościach korekcyjnych systemu. W artykule przedstawiono możliwości konfiguracji dekodera oraz wyniki implementacji: zasoby strukturalne oraz przepustowość dla kilku wybranych kodów.
EN
The group of Low-Density Parity-Check (LDPC) codes is one of the best known error correcting coding methods that are capable of achieving very low bit error rates at code rates approaching Shannon's channel capacity limit. The article concerns the configurable decoder for a subclass of LDPC codes that are implementation oriented. The decoder has a form of synthesizable VHDL description. It can be adjusted for decoding any code from defined subclass, called Architecture Aware LDPC (AA-LDPC). Configuration of some decoder parameters (message calculating algorithm, message wordlength) is possible as well. These parameters affect decoder structural properties and on the other hand - error correcting performance of the coding system. A number of modifications in the VHDL source code are required to adjust the decoder to the particular AA-LDPC code. These modifications can be made automatically by a software that has been created using Matlab tool. The user needs only to specify the parity check matrix that has architecture-aware structure as well as to specify other parameters of the decoder, such as: message wordlength, maximum number of iteration, the number of computing units (SISO) and the SISO message update (sub-optimal) algorithm. Based on these parameters, automatic generation of synthesizable VHDL description can be performed by the software tool that has been created. The decoder is implemented with the Xilinx VirtexII FPGA device. The simulation environment, making use of the hardware decoder is a base of the platform for fast simulation of the developed LDPC coding systems performance. In this paper we present mainly the decoder reconfiguration methods. Implementation results: structural resources and decoder throughput for a couple of different codes are presented as well.
8
Content available Wpływ adaptacyjnego doboru wielkości przeplotu i parametrów kodu na jakość transmisji w kanale UKF
Jackowski S., Urban R.
Biuletyn Wojskowej Akademii Technicznej
|
2009
|
Vol. 58, nr 2
201-215
PL
W artykule omówiono zagadnienie związane z wpływem przeplotu na rozkład błędów i efektywność kodów korekcyjnych podczas transmisji danych w kanale radiowym UKF. W tym celu wykorzystano kompleksową metodę poprawy jakości transmisji obejmującą bieżącą analizę kanału oraz adaptacyjny dobór wielkości tablicy przeplotu i parametrów kodu korekcyjnego. Do badań symulacyjnych wykorzystano kody LDPC (Low Density Parity Check), które należą do grupy najefektywniejszych kodów i zapewniają bardzo dobre wyniki korekcji błędów dla kanałów o błędach rozproszonych. Uzyskane rezultaty porównano z analogicznymi wynikami otrzymanymi dla rozwiązania firmowego zaimplementowanego w wykorzystywanych w radiostacjach z rodziny PR4G (typu RRC 9200 i RRC 9500), opartego na kodach RS i BCH.
EN
The problem of interleaver influence on error distributions and effectiveness of error correcting coding during data transmission via VHF channels was discussed in the article. A special method based on analysis of current channel state, adaptive estimation of interleaver parameters and coding redundancy was proposed. LDPC (Low Density Parity Check) codes were applied in research and computer simulation. These codes are considered as the most effective for memoryless channels in which dispersed errors occur. Final simulation results were used to compare with measurement results obtained for PR4G radio (type RRC 9200 and RRC 9500) based on RS and BCH codes.
9
Kody LDPC - konkurencja dla turbokodów
Izydorczyk J., Kucharczyk M., Rutkowski J.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2006
|
nr 2-3
65-72
PL
Omówiono kody LDPC, które umożliwiają transmisję z prędkością binarną zbliżoną do przepływności kanału. Opisano podstawowe problemy związane z tworzeniem rzadkiej macierzy parzystości kodu, generacją słów kodowych oraz oparty o teorię grafów algorytm sumy iloczynów (SPA). Przedstawiono także praktyczne uwagi dotyczące kodowania i dekodowania z użyciem kodów LDPC oraz liczne odnośniki do literatury.
EN
The article presents LDPC codes, codes that enables transmission near to the Shannon limit. Fundamental problems releted to low-density parity-check matrix creation, coding of LDPC codes, graph theory based Sum-Product Algorithm are described. Practical comments about encoding and decoding by means of LDPC codes and numerous references can be found.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.