Wyniki wyszukiwania - BazTech

1

In-system programming of non-volatile memories on microprocessor-centric boards

Tsertov A, Devadze S., Jutman A., Jasnetski A

International Journal of Microelectronics and Computer Science

|

2014

|

Vol. 5, nr 1

25--34

EN

With the continuous growth of capacity of non-volatile memories (NVM) in-system programming (ISP) has become the most time-consuming step in post-assembly phase of board manufacturing. This paper presents a method to assess ISP solutions for on-chip and on-board NVMs. The major contribution of the approach is the formal basis for evaluation of the state-of-the-art ISP solutions. The proposed comparison pin-points the time losses, that can be eliminated by the use of multiple page buffers. The technique has proven to achieve exceptionally short programming time, which is close to the operational speed limit of modern NVMs. The method is based on the ubiquitous JTAG access bus which makes it applicable for the most board manufacturing strategies despite a slow nature of JTAG bus.

2

On In-System Programming of Non-volatile Memories

Tsertov A, Devadze S., Jutman A, Jasnetski a

International Journal of Microelectronics and Computer Science

|

2013

|

Vol. 4, nr 2

72--78

EN

With the continuous growth of capacity of non-volatile memories (NVM) in-system programming (ISP) has become the most time-consuming step in post-assembly phase of board manufacturing. This paper presents a method to assess ISP solutions for on-chip and on-board NVMs. The major contribution of the approach is the formal basis for comparison of state-of-the-art ISP solutions. The effective comparison pin-points the time losses, that can be eliminated by the use of multiple page buffers. The technique has proven to achieve exceptionally short programming time, which is close to the operational speed limit of modern NVMs. The method is based on the ubiquitous JTAG access bus which makes it applicable for the most board manufacturing strategies despite a slow nature of JTAG bus.

3

Open-Source JTAG Simulator Bundle for Labs

Shibin K., Devadze S., Rosin V., Jutman A., Ubar R.

International Journal of Electronics and Telecommunications

|

2012

|

Vol. 58, No. 3

233-239

EN

This paper presents a software/hardware bundle for studying, training and research related to IEEE 1149.1 Boundary Scan (BS) standard. The presented package includes a software environment Trainer 1149 that is capable to graphically visualize BS facilities and perform fine-grain simulation of BS test process. Trainer 1149 provides a cozy graphical design and simulation environment of BS-enabled chips and non-BS clusters. It provides the user with a full flexibility in working with any type of BS structures by supporting standard formats such as Boundary Scan Description Language and SVF (for defining test patterns). A special fault simulation mode allows injecting various types of interconnection faults to simulate their impact and inspect them using interactive tools. Trainer 1149 is the main component of a recent goJTAG initiative that aims at bringing JTAG tools closer to the user for both learning and experimental work purposes. The software part is implemented in multi-platform Java environment and distributed as an open-source freeware. Using a convenient low-cost USB-JTAG controller, one can also test real defects in real hardware. Such combination of features is unique for a public domain BS package.

4

Testowanie krawędziowe układów cyfrowych

Skorupski A.

Elektronika : konstrukcje, technologie, zastosowania

|

2004

|

Vol. 45, nr 11

40-45

PL

Przedstawiono jedną z nowoczesnych metod testowania ukladów cyfrowych, tzw. metodę testowania krawędziowego. Jest ona dobrym narzędziem do szybkiego i efektywnego testowania złożonych układów cyfrowych, np. zrealizowanych w strukturach FPGA. Przedstawiono także zbiór układów scalonych pozwalających na implementacje tej metody. O popularności jej świadczy fakt, że została ujęta w normę o nazwie IEEE 1149.

EN

The main aim of this paper is to present the some kind of debugging and testing of digital circuits. Boundary-Scan method and IEEE 1149.1 standard is considered. This method gives to designer the effective tool for rapid debugging and testing. The answer how implement this method gives a brief overview of SCOPE IC series.

5

Optymalizacja kompresji informacji w testowaniu układów ze ścieżką brzegową

Mitas A.

Kwartalnik Elektroniki i Telekomunikacji

|

1998

|

Vol. 44, nr 3

307-316

PL

W artykule przedstawiono cechy probabilistyczne kompresji informacji wynikające ze stosowania technik nieliniowych i mieszanych. We wstępnej części przypomniano definicje różnych technik kompresji. Zwrócono przede wszystkim uwagę na te techniki, które stosuje się do przetwarzania informacji szeregowej. Techniki te mają interesujące cechy probabilistyczne w sensie małego prawdopodobieństwa maskowania błędów. Techniki nieliniowe są mało popularne z powodu ograniczeń w zastosowaniu do kompresji równoległej. Do równoległego przetwarzania wyników, szczególnie ważnego w samotestowaniu wbudowanym nadaje sie technika liniowa (równoległy rejestr MISR). Techniki szeregowe można stosować bez ograniczeń w testowaniu układów projektowanych zgodnie z koncepcją JTAG - wyposażonych w brzegową ścieżkę sterująco-obserwacyjną. W artykule przypomniano autorskie porównanie różnych technik kompresji, w szczególności teoretycznego prawdopodobieństwa maskowania. Przedstawiono zależności opisujące prawdopodobieństwo maskowania dla połączeń techniki zliczania jedynek, zliczania przejść i techniki liniowej. Z komentarza do tych wzorów wynika, iż techniki mieszane cechują się "przedziałami interesującymi" cechami probabilistycznymi. Takie techniki kompresji można zastosować w testowaniu układów, w których wprowadzanie pobudzeń testowych odbywa się szeregowo. W artykule nawiązano więc do takich układów (w szczególnosci z modułami według standardu JTAG), proponując techniki nieliniowe do kompresji wyników testu. Przedstawiono dwie koncepcje rozwiązania problemu kompresji - pierwszą z redundancją sprzętu i drugą z kilkukrotnym powtarzaniem testu, przy każdorazowej rekonfiguracji układu kompresji. W każdym przypadku proponuje się stałą strukturę rejestru liniowego, stosowanego najpierw jako układ kompresji LFSR, a następnie jako rejestr liczący. Przedstawione schematy są punktem wyjścia do programowych symulacji, stanowiących przedmiot dalszych badań.

EN

Some special probabilistic features connected with non-linear and mixed information compression techniques have been presented in the paper. At the beginning the definitions of various compression techniques have been recalled. These techniques are pointed out, which are used for the treatment of serial data streams. The techniques have got some interesting probabilistic features - that is very small probability of error aliasing. Non-linear techniques are not popular because of some limits in application for parallel compression. For this parallel treatment of results, that is very important in built-in self-test, is usually applied the linear technique (parallel MISR - register). The serial techniques can be used without limits in circuits testing, that are designed according to JTAG - conception (they have got the boundary scan-path). Comparison of various compression techniques, in particular on the base of theoretical probability of error aliasing, have been recalled from earlier author's publications. In the article there are some formulas, that describe the aliasing probability for the joining of the "ones-counting", "transition-couting", and linear techniques. From the commentary for the formulas we can evaluate, that the mixed techniques have got some "interesting intervals" of probabilistic features. The techniques can be applied for testing of circuits, in which the test stimuli are serial introduced. That is why the paper refers to the circuits of this kind (in particular with JTAG - modules). It is suggested to apply the non-linear techniques for test results compression. Two conceptions of solving the compression problems have been presented. The first - with hardware-redundancy and the other - connected with multiplied test application, accordingly to the reconfiguration of the test unit. In each case there is proposed the identically structure of linear register. It is used as LFST - compression unit and than as counting register. The presented schemas are some starting points for further researches of software simulations.