PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników
Powiadomienia systemowe
  • Sesja wygasła!

Znaleziono wyników: 6

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  IP core
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Design and implementation principles of FIReWORK ONLINE – the VHDL autogenerator for hardware structures
Smyk R.
Journal of Applied Computer Science
|
2014
|
Vol. 22, nr 1
223--230
EN
The paper presents an aspects of remote autogeneration of hardware structures. The solution is an online application, that is running on the server side and allows to design a particular filters and other selected hardware and generate its structure in the form of VHDL, dedicated to FPGA design environments. The paper also addresses the problem of parameterization of algorithms used to generate the hardware structures and current developement state of the application.
2
Content available remote FIReWORK: FIR filters hardware structures auto-generator
Smyk R.
Journal of Applied Computer Science
|
2013
|
Vol. 21, nr 1
135--149
EN
The paper presents application called FIReWORK, that allows for automatic creation of the VHDL hardware structures of FIR filters. Automatically generated specialized hardware solutions dedicated to the FPGA and ASIC are commonly known as Intellectual Property Cores. The essential future of the application is easy initialization of FIR filter parameters in GUI, and then automatically design, calculate and generate the IP Core structure of the filter. The hardware realization is based on the Residue Number System, as a main arithmetic. Current structure of the application, the main objectives of the project, design assumptions and benefits are discussed.
3
Content available Administration-and communication-aware IP core mapping in scalable multiprocessor system-on-chips via evolutionary computing
Guderian F., Schaffer R., Fettweis G.
Journal of Artificial Intelligence and Soft Computing Research
|
2012
|
Vol. 2, No. 2
133--146
EN
In this paper, an efficient mapping of intellectual property (IP) cores onto a scalable multiprocessor system-on-chip with a k-ary 2-mesh network-on-chip is performed. The approach is to place more affine IP cores closer to each other reducing the number of traversed routers. Affinity describes the pairwise relationship between the IP cores quantified by an amount of exchanged communication or administration data. A genetic algorithm (GA) and a mixed-integer linear programming (MILP) solution use the affinity values in order to optimize the IP core mappings. The GA generates results faster and with a satisfactory quality relative to MILP. Realistic benchmark results demonstrate that a tradeoff between administration and communication affinity significantly improves application performance.
4
Moduł odbiornika sygnału synchronizacji czasu DCF 77,5 kHz do wykorzystania w rozbudowanych systemach FPGA
Makowiecki K.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 1
138-140
PL
Przedmiotem pracy jest opis techniczny modułu odbiornika radiowego sygnału synchronizacji czasu DCF 77,5 kHz implementowanego w układzie programowalnym FPGA. Dzięki zastosowaniu tego modułu w tworzonym urządzeniu opartym o układ programowalny możliwa jest automatyczna synchronizacja czasu w implementowanym systemie. Praca ta opisuje także sposób projektowania takiego urządzenia z wykorzystaniem narzędzi zawartych w pakiecie Active-HDL.
EN
The theme of this article is a technical description of time synchronization signal receiver (DCF 77.5 kHz). Which was designed using a VHDL language and implemented in FPGA device. This module could be used to synchronize any digital system implemented in FPGA. This article describe also tools which are included in Active-HDL.
5
Układy FPGA . Możliwości powszechnego zastosowania
Ojrzeńska-Wójter D., Jasiński K.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2008
|
R. 81, nr 2-3
59-68
PL
Po syntetycznym przeglądzie najnowszych rozwiązań (ALTERA) w zakresie technologii i architektury logicznej, zaprezentowano możliwości powszechnego wykorzystania tych układów. Dokonano ogólnej charakterystyki wybranych dziedzin zastosowań. Skupiono uwagę na możliwościach zastosowania układów FPGA w połączeniu z mikrosiecią radiową.
EN
Possibilities of widespread applications of FPGA devices followed a synthetic survey of the latest solution of ALTERA's achievements in technology and logical architecture. General characterization of selected fields of applications was performed. There are also presented an application of FPGA's in combining with a radio micro-net.
6
Projektowanie układów cyfrowych w strukturach FPGA
Ojrzeńska-Wójter D., Jasiński K.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2008
|
R. 81, nr 7
878-883
PL
Przedstawiono najnowsze tendencje w projektowaniu zintegrowanych systemów cyfrowych. Opisano koncepcję i przedstawiono model systemu wbudowanego i jego odmianę - system zintegrowany w jednym układzie scalonym (SOPC). Na tej podstawie zarysowano specyficzne podejście do procesu projektowania systemu cyfrowego zawierającego procesor wbudowany typu softcore.
EN
The main subject of this paper is a survey of new trends in designing of digital systems integrated into a programmable chip. A general concept of an embedded system and its model is given. The extended CAD tool flow for embedded system and SOPC design is presented.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.