Wyniki wyszukiwania - BazTech

1

Open-Source JTAG Simulator Bundle for Labs

Shibin K., Devadze S., Rosin V., Jutman A., Ubar R.

International Journal of Electronics and Telecommunications

|

2012

|

Vol. 58, No. 3

233-239

EN

This paper presents a software/hardware bundle for studying, training and research related to IEEE 1149.1 Boundary Scan (BS) standard. The presented package includes a software environment Trainer 1149 that is capable to graphically visualize BS facilities and perform fine-grain simulation of BS test process. Trainer 1149 provides a cozy graphical design and simulation environment of BS-enabled chips and non-BS clusters. It provides the user with a full flexibility in working with any type of BS structures by supporting standard formats such as Boundary Scan Description Language and SVF (for defining test patterns). A special fault simulation mode allows injecting various types of interconnection faults to simulate their impact and inspect them using interactive tools. Trainer 1149 is the main component of a recent goJTAG initiative that aims at bringing JTAG tools closer to the user for both learning and experimental work purposes. The software part is implemented in multi-platform Java environment and distributed as an open-source freeware. Using a convenient low-cost USB-JTAG controller, one can also test real defects in real hardware. Such combination of features is unique for a public domain BS package.

2

Współczesne trendy w diagnostyce układów elektronicznych z wykorzystaniem magistral testujących

Bartosiński B.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 9

1-4

PL

Przedstawiono magistrale testujące przeznaczone do diagnostyki cyfrowych i analogowych układów elektronicznych: IEEE 1149.1 dla układów cyfrowych, IEEE 1149.4 dla układów mieszanych sygnałowo oraz magistralę IEEE 1149.6 dla złożonych układów cyfrowych sprzężonych pojemnościowo. Zaprezentowano wyniki badań nad wykorzystaniem wyposażonych w magistralę IEEE 1149.4 układów SCANSTA400 do testowania i identyfikacji uszkodzeń w układach elektronicznych. Badaniami objęto metody pomiaru rezystancji oraz metody pomiaru pojemności i indukcyjności o małym współczynniku stratności. Wykonane badania potwierdziły użyteczność układów SCANSTA400 wyposażonych w magistralę IEEE 1149.4 do wykrywania błędów produkcyjnych, bez konieczności użycia złożonych głowic ostrzowych. Zaprezentowano opracowany w ostatnich miesiącach standard magistrali dwuprzewodowej IEEE 1149.7 a także propozycje standardu IEEE P1581, IEEE 1149.8.1 oraz przedstawiono perspektywy i kierunki dalszego rozwoju magistral testujących.

EN

A review is presented of testing buses designed for the diagnostics of digital and analog electronic circuits: the IEEE 1149.1 bus for digital circuits, the IEEE 1149.4 bus for mixed-signal circuits and the IEEE 1149.6 bus for AC coupled complex digital circuits. Diagnostics carried out with the use of the above-mentioned buses is possible at the integrated circuit, packet or system level. Results of tests on the use of SCANSTA400 devices equipped with the IEEE 1149.4 test bus for testing and fault identification in electronic circuits are also presented. The tests included two methods of resistance measurement and two methods of low-dissipation factor coefficient capacitance and inductance measurement with the use of the IEEE 1149.4 bus. For multielement RLC structures, a method is presented of element identification through the bus, using Tellegen’s Theorem. The tests which were carried out confirmed the usefulness of SCANSTA400 devices equipped with the IEEE 1149.4 bus for detection of shorts and opens in connections and for determination of the values of passive elements on electronic circuit boards, without the use of complex bed of nails. The advantages and disadvantages of the test buses are discussed and perspectives and directions of their further development for testing, programming and debugging presented.

3

Functional and dependable testing of identical digital structures on wafer

Gamża W., Hławiczka A., Kopeć M.

Archiwum Informatyki Teoretycznej i Stosowanej

|

2002

|

T. 14, z. 3

203-217

EN

In this paper we present a method of functional testing of N identical digital structures on a wafer, which allows an increase in production yield. In order to decrease the number of measure points the IEEE1149.1 architecture was implemented in every structure. The use of a build-in self-tester with test-per-clock testing equipped with a specially modified MISR-NOT compactor allowed a test time reduction and the achievement of dynamical, reliable testing. The modification of the IEEE 1149.1 architecture presented in this paper enables to fully exploit the features of the MISR-NOT register. Moreover the testing scheme of a single structure as well as scheme of a testing of all N structures on a wafer is presented.

PL

W pracy przedstawiono metodę dynamicznego funkcjonalnego testowania N identycznych struktur cyfrowych na płytce krzemowej umożliwiającą zwiększenie uzysku produkcyjnego. W celu zmniejszenia liczby ostrzy pomiarowych wprowadzono do każdej struktury sprzęg IEEE 1149.1. Dynamiczne, wiarygodne oraz skrócone testowanie uzyskano dzięki wprowadzeniu do każdej struktury testera wewnątrz układowego umożliwiającego testowanie typu "test-per-clok" i wyposażonego w specjalny kompaktor w postaci rejestru MISR-NOT. W pracy zaproponowano modyfikacje sprzętowe sprzęgu IEEE 1149.1 umożliwiające efektywne wykorzystanie właściwości rejestru MISR-NOT pozwalających na jego wiarygodne testowanie. Ponadto opisano scenariusz testowania pojedynczej struktury cyfrowej oraz plan testowania wszystkich N struktur cyfrowych N struktur na płytce krzemowej. Pracę zakończono wnioskami.