Wyniki wyszukiwania - BazTech

1

THz detectors based on Si-CMOS technology field effect transistors : advantages, limitations and perspectives for THz imaging and spectroscopy

Marczewski J., Coquillat D., Knap W., Kolacinski C., Kopyt P., Kucharski K., Lusakowski J., Obrebski D., Tomaszewski D., Yavorskiy D., Zagrajek P., Ryniec R., Palka N.

Opto-Electronics Review

|

2018

|

Vol. 26, No. 4

261--269

EN

Recent advances in THz detection with the use of CMOS technology have shown that this option has the potential to be a leading method of producing low-cost THz sensors with integrated readout systems. This review paper, based on authors’ years of experience, presents strengths and weaknesses of this solution. The article gives examples of some hints, regarding radiation coupling and readout systems. It shows that silicon CMOS technology is well adapted to the production of inexpensive imaging systems for sub-THz frequencies. As an example paper presents the demonstrator of a multipixel Si-CMOS THz spectroscopic system allowing for chemical identification of lactose. The THz detectors embedded in this system were manufactured using the CMOS process.

2

Multiple output CMOS current amplifier

Pankiewicz B.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2016

|

Vol. 64, nr 2

301--306

EN

In this paper the multiple output current amplifier basic cell is proposed. The triple output current mirror and current follower circuit are described in detail. The cell consists of a split nMOS differential pair and accompanying biasing current sources. It is suitable for low voltage operation and exhibits highly linear DC response. Through cell devices scaling, not only unity, but also any current gains are achievable. As examples, a current amplifier and bandpass biquad section designed in CMOS TSMC 90nm technology are presented. The current amplifier is powered from a 1.2V supply. MOS transistors scaling was chosen to obtain output gains equal to -2, 1 and 2. Simulated real gains are -1.941, 0.966 and 1.932 respectively. The 3dB passband obtained is above 20MHz, while current consumption is independent of input and output currents and is only 7.77μA. The bandpass biquad section utilises the previously presented amplifier, two capacitors and one resistor, and has a Q factor equal to 4 and pole frequency equal to 100 kHz.

3

Analiza własności energetycznych wielopoziomowych dekoderów n-na-2n w technologii CMOS

Brzozowski I., Dziurdzia P., Kos A.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 12

21-24

PL

W artykule przedstawiono wyniki oceny parametrów energetycznych i ich analizę dla wielopoziomowych dekoderów n-na-2n linii zaprojektowanych w technologii CMOS UMC 180 nm. Do rysowania topografii opracowano uniwersalną metodę. Projektowanie układu jest szybkie i łatwe dzięki specjalnie wykonanej bibliotece komórek oraz opracowaniu sposobu ich układania. Wykorzystując przygotowane bloki składowe zaprojektowano kilka dekoderów poczynając od realizacji jednopoziomowej, przez wszystkie możliwe rozwiązania, kończąc na maksymalnej liczbie poziomów. Tak zaprojektowane topografie poddano ocenie ich parametrów - czasowych i energetycznych. W szczególności pobór mocy analizowano z uwzględnieniem rozszerzonego modelu energetycznego układu cyfrowego, który bazuje na analizie zmian wektorów wejściowych układu zamiast zwykłej aktywności przełączeniowej poszczególnych sygnałów. Dzięki temu możliwe jest uwzględnienie drobnych subtelności podczas analizy energetycznej układu, a także porównanie różnych rozwiązań dla z góry określonych warunków pracy układu. Wyniki tych badań pozwalają wyciągnąć wnioski co do praktycznych zaleceń projektowania topografii dekoderów.

EN

In the paper authors present the results of the assessment of energy parameters and analysis for the multi-level n-to-2n-lines designed in CMOS 180 nm UMC. Special universal method for drawing of decoders layouts was developed. Design of circuits is quick and easy thanks to a specially made library of cells. The way to placing of cells was developed too. Using prepared building blocks a few decoders are designed starting from the implementation of the single-level, through all the possible solutions, ending with the maximum number of levels. Designed layouts were assessed under energy and time parameters. In particular, the power consumption was analysed taking into account the extended power model of a digital circuit. The model is based on analysis of changes in input vectors instead of the traditional switching activity of input signals. This allows possibility to take into account the fine subtleties of the circuit energy analysis, as well as a comparison of different solutions for given conditions of the circuit work. The results of these investigation allow to draw conclusions about the practical recommendations for design of decoders layouts.

4

Designing Method of Compact n-to-2ⁿ Decoders

Brzozowski I., Zachara Ł., Kos A.

International Journal of Electronics and Telecommunications

|

2013

|

Vol. 59, No. 4

405-413

EN

What decoder is, everyone knows. The paper presents fast and efficient method of layouts design of n-to-2ⁿ -lines decoders. Two scenarios of layout arrangement are proposed and described. Based on a few building blocks only, especially prepared, and appropriate procedure of their placement, a decoder of any size can be build. Layouts of all needed fundamental blocks were designed in CMOS technology, as standard library. Moreover, some important parameters, such area, power dissipation and delay, were assessed and compared for decoders designed with proposed method and traditional. Power consumption were considered under extended model, which takes into account changes of input vectors, not only switching activity factor. All designs were done in UMC 180 CMOS technology.

5

Scalony licznik czasu o precyzji pikosekundowej wykonany w technologii CMOS ASIC

Klepacki K.

Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne

|

2012

|

T. 20

121--127

PL

W artykule przedstawiono projekt i wyniki badań scalonego licznika czasu wykonanego w technologii CMOS 0,35 μm. W liczniku czasu zastosowano interpolacyjną metodę Nutt’a i dwustopniowe interpolatory stabilizowane pętlą synchronizacji opóźnieniowej DLL (Delay-Locked Loop). W pierwszym stopniu interpolacji użyty został dziesięciofazowy sygnał zegarowy o częstotliwości 400 MHz zapewniający rozdzielczość 250 ps. Drugi stopień interpolacji stanowi matryca kodująca o rozdzielczości 10,6 ps. Niepewność pomiarowa licznika jest mniejsza niż 14,5 ps.

EN

This paper presents design and tests results of integrated time counter implemented in 0.35 μm CMOS technology. Time counter is based on a Nutt method and two-level interpolation realized with the use of stabilized delay lines (DLL). Using 400 MHz external reference clock, the first stage achieved a resolution of 250 ps. The second stage of interpolation utilizes a differential line with a resolution of 10.6 ps and measurement precision below 14.5 ps.

6

Modulatory ∆ z adaptacją interwału próbkowania : rozwiązania predyktorów w technologii CMOS

Golański R., Godek J., Kołodziej J.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 9

157-162

PL

Modulacja delta z adaptacją odstępu próbkowania jest obiecującą metodą 1-bitowej konwersji a/c, ze względu na swoje właściwości kompresyjne oraz uzyskiwaną jakość przetwarzania, szczególnie przy pracy z sygnałem niestacjonarnym o dużej dynamice. Celem artykułu jest porównanie parametrów (powierzchnia, pobór mocy, stopień komplikacji układów logiki sterującej) predyktora wykorzystującego wielobitowy przetwornik c/a i rozwiązania z integratorem paczkowym, obu realizowanych w technologii CMOS (proces AMS 350 nm). Wykazano, iż rozwiązanie kodeka z predyktorem w postaci integratora paczkowego posiada przy zbliżonych wyjściowych parametrach przetwarzania, mniejszą powierzchnię, zużywa mniej energii i wymaga mniejszych zasobów logiki sterowania.

EN

Delta modulation with a sampling interval adaptation is key method of 1-bit a/d conversion, due to its compression properties and high processing quality, especially when coding nonstationary signal with high dynamics. In the most common solutions, it is proposed to apply in prediction loop a multi-bits d/a converter supplemented by digital accumulator. The aim of the article is to compare the predictor parameters (the area, the power, the complications of logic controller degree) using multi-bit d/ a converter and parcelling integrator, both of the solutions implemented in CMOS technology (process AMS 350nm). There was proved that the solution of the of codec with the predictor in the form of the parcelling integrator, has similar processing quality to classical approach, but reaches less surface area, uses less power, and requires less resources of logic control circuits.

7

Wielowejściowe bramki prądowe

Łuczak R., Rajewska M.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 9

171-174

PL

W pracy ukazane są wybrane aspekty realizacji cyfrowych układów prądowych, a w szczególności nakład sprzętowy i pobierana moc. Podejmuje się próbę redukcji nakładu sprzętowego i mocy poprzez realizację wielowejściowych bramek prądowych. Zaproponowano budowę bramek wielowejściowych, realizujących te same funkcje logiczne, które dotychczas realizowano za pomocą kilku bramek. Pokazano zastosowanie nowych bramek, a w szczególności nowej dwuwejściowej bramki, realizującej funkcję logiczną NOR do implementacji funkcji wzorcowej typu T. Ponieważ algebra Bramek prądowych różni się od algebry Boole'a, gdyż poza stanami logicznymi "1" i "O", występuje stan logiczny "-1", minimalizację układów przeprowadza się z innymi technikami, wyszukując tzw. funkcji wzorcowych. Funkcja typu T jest jedną z nich. Jej realizacja sprzętowa wymagała dotychczas zastosowania dwóch bramek. Skutkiem stosowania bramek wielowejściowych jest znacząca redukcja nakładu sprzętowego i mocy pobieranej przez system CMCL (Current-Mode Current Logic), co jednocześnie wpływa na wzrost szybkości przetwarzania.

EN

In present paper the issues of the realisation of digital circuits of current-mode gates are presented. Especially the power consumption and large complexity of circuits were shown. The attempt of the reduction of both of adverse features, by the realisation of multi-input modules using for the synthesis of current-mode gates is taken. As a result of the research. the modification of modules was done. With new modules, the construction of multi-input current-mode gates, realising the same logical functions as several gates together before is possible. The new multi-input currenl-mode gates, aspecially the dual-input NOR gate for the hardware implementation of the T-type standard logical function is proposed. The algebra of current-mode gates is different than boolean. With logical states "O" and "1" the state "-1" occurs. The state "-1" makes possible to realise the T-type standard function by simple way. For the more reduction of the hardware complexity of the realization of this function, the application of a new current-mode gate is proposed. As effect of an application of new multi-input gates are a reduction of a power consumption and reduction of the hardware complexity of the current-mode digital system. The less complexity and power consumption cause the acceleration of the performance of digital circuits.

8

CMOS inverter based analog multipliers

Machowski W.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 4

209-212

EN

In the paper a concept of CMOS implementation of four-quadrant inverter-based analog multipliers is presented. Analog circuits utilizing CMOS inverter become more an more popular recently, however most of research papers focus almost exclusively on linear applications. Exceeding the class of analog operations with multiplication of analog signals (which is a basic nonlinear one) may be a milestone step towards a complete base of analog signal processing blocks based on CMOS inverter.

PL

W artykule przedstawiono koncepcję realizacyjną czteroćwiartkowych analogowych układów mnożących zrealizowanych w oparciu inwerter CMOS. Układy analogowe wykorzystujące w swojej strukturze blok inwertera nie są ostatnio rzadkością, tym niemniej są to prawie wyłącznie aplikacje w układach liniowych. Rozszerzenie realizowanych funkcji o podstawową operację nieliniową jaką jest analogowe mnożenie sygnałów jest istotnym krokiem w kierunku realizacji zupełnej bazy analogowych bloków funkcjonalnych bazujących na inwerterze.

9

Projekt scalonego wzmacniacza ładunkowego na potrzeby przetwarzania typu Time-over-Threshold

Kasiński K., Szczygieł R.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 9

1043-1046

PL

Praca przedstawia projekt scalonego wzmacniacza ładunkowego zaprojektowanego dla aplikacji w układzie do odczytu detektorów paskowych w eksperymencie fizyki wysokich energii wykorzystującego przetwarzanie typu Time-over-Threshold. Zastosowane rozwiązania zostały zapożyczone z układów pikselowych. Projekt wykonano dla technologii United Microelectronics Corporation 180 nm. Zaprojektowany wzmacniacz charakteryzuje się niskim poborem mocy, niskimi szumami a także bardzo szerokim zakresem liniowej pracy zachowując swoje właściwości dla obu polarności ładunków wejściowych.

EN

New High Energy Physics experiments require new and better solutions for the detector readout systems. This paper presents the project of the charge sensitive amplifier (CSA) for the silicon strip detector readout chip implementing the Wilkinson-type analog to digital converter (called also Time-over-Threshold processing). This allows to implement the reasonable resolution and speed ADC in each channel while keeping the overall power consumption low. This is due to the fact that the information about the input charge is kept in the CSA output pulse length and can be then easily converted to digital domain. It has been designed for the UMC (United Micro-electronics Corporation) 180nm technology and should fit into 50 Μm pitch channel slot. Some solutions were adapted from the pixel-oriented integrated circuits and are optimized for much higher detec-tor capacitances. Presented charge sensitive amplifier shows very high dynamic range - much higher than required 0-16 fC. The dynamic range is not limited by the dynamic range of the amplifier itself which is a feature of the implemented discharge circuit. The processing chain has an ability to operate for both holes and electrons while keeping the low power consumption (625 ΜW) and low noise (720 e- at 30 pF detector capacitance). The paper presents the simulation-based performance of the circuit.

10

Wpływ układu kluczującego na dokładność odwzorowania napięcia w układach próbkująco-pamiętających realizowanych w scalonej technologii CMOS

Król K., Piwowarska E.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 7

86-89

PL

W artykule przedstawiono wpływ realizacji układu kluczującego na dokładność układu próbkująco-pamiętającego zaprojektowanego w scalonej technologii CMOS 350 nm. Przeanalizowano zachowanie prostych kluczy NMOS, PMOS oraz CMOS. Następnie zaprojektowano i przeanalizowano układy kluczy o specjalnej konstrukcji, wykorzystujące efekt bootstrepu. Praktyczne zastosowanie otrzymanych wyników zilustrowano projektem 12-bitowego, szybkiego układu próbkująco-pamiętającego opartego o architekturę z millerowską pojemnością próbkującą.

EN

In this article the influence of a switching circuit realization on accuracy of voltage sample-and-hold circuit is shown. Switching circuits were designed and investigated in CMOS 350 nm technology. The influence of using simple single NMOS and PMOS transistor and CMOS transistor pair on the circuit accuracy were shown. Then, a special bootstrep switching circuits were designed and investigated. Practical application of obtained results was shown by designing and analyzing 12-bit fast sample-and-hold circuit based on miller capacitance architecture.

11

Operational amplifier for switched capacitor systems realized in various CMOS technologies

Długosz R., Pawłowski P., Dąbrowski A.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 3

67-70

EN

This paper presents a detailed investigation of a two-stage operational amplifier (OA), which is commonly used in switched-capacitor finite impulse response (SC FIR) filters. A proper selection of the OA structure for particular SC FIR filters is an important task, as it has a direct influence on the achievable data rate, power dissipation, chip area, as well as selectivity of the filter. Main parameters of the OA have been compared in the CMOS AMS 0.8 μm, 0.35 μm as well as in the TSMC 0.18 μm technologies. The best performance has been achieved in the 0.18 žm process, as expected. The gain bandwidth product (GBP) equals 1.9 GHz in this case, while the power dissipation is 600 μW at 1.8 V power supply. The chip area of a single OA, which equals 400 μm 2, is approximately 20 times smaller than in the 0.8 μm technology. The corner analysis for different temperatures, supply voltages, and several transistor models for the CMOS 0.18 μm process is also presented in the paper.

PL

W artykule przedstawiono szczegółową analizę dwustopniowego wzmacniacza operacyjnego, powszechnie używanego w filtrach o skończonej odpowiedzi impulsowej wykonanych w technice przełączanych kondensatorów. Dobór właściwego do danego filtru wzmacniacza operacyjnego jest bardzo istotnym elementem projektu. Parametry wzmacniacza pośrednio wpływają na osiągane parametry: szybkość działania, pobór mocy, powierzchnię układu scalonego, a także selektywność filtru. W pracy porównano parametry wzmacniaczy wykonanych w technologiach CMOS AMS 0,8 μm, 0,35 μm, a także TSMC 0,18 μm. Zgodnie z oczekiwaniami najlepsze osiągi uzyskał wzmacniacz wykonany w procesie 0,18 žm. Iloczyn szerokości pasma i wzmocnienia osiągnął wartość 1,9 GHz, przy poborze mocy 600 μW i zasilaniu 1,8 V. Powierzchnia pojedynczego wzmacniacza operacyjnego równa się 400 μm2 i jest około 20-krotnie mniejsza niż w technologii 0,8 μm. Przeprowadzono również analizę zmienności procesu produkcyjnego dla różnych temperatur, napięć zasilania i kilku modeli tranzystorów w procesie CMOS 0,18 μm.

12

Uwagi o cieple w układach CMOS

Izydorczyk J.

Przegląd Elektrotechniczny

|

2008

|

R. 84, nr 2

77-83

PL

W artykule autor próbuje odpowiedzieć na pytanie: „Jak długo jeszcze możliwe jest udoskonalanie współczesnej technologii CMOS i zmniejszanie rozmiaru charakterystycznego?” Zamiast rozważać szczegóły procesu technologicznego zaproponowano model budowy bramki logicznej, którego centralnym elementem jest kanał Gaussa z addytywnym szumem białym. Model ten sugeruje, że następuje właśnie przejście od trybu pracy bramek ograniczonej pasmem przenoszenia do trybu pracy ograniczonego wydzielaną mocą. Tryb pracy ograniczony mocą charakteryzuje się masowym występowaniem błędów sprzętowych spowodowanych szumem termicznym. Teoria informacji obiecuje, że taka sytuacja nie oznacza termicznej śmierci technologii, ale nowy etap rozwoju w którym niezawodne systemy konstruowane są z zawodnych bramek logicznych.

13

Programowalny zlinearyzowany wejściowy stopień wzmacniacza transkonduktancyjnego CMOS

Szczepański S., Pankiewicz B.

Elektronika : konstrukcje, technologie, zastosowania

|

2008

|

Vol. 49, nr 11

202-203

PL

W artykule przedstawiono zlinearyzowany wejściowy stopień wzmacniacza transkonduktancyjnego CMOS. W jego skład wchodzi para różnicowa, prosty jednostopniowy wzmacniacz operacyjny o szerokim paśmie oraz rezystor. Elementy te pracują objęte pętlą ujemnego sprzężenia zwrotnego a linearyzacja osiągana jest przez powielenie liniowych charakterystyk rezystora. W rezultacie otrzymujemy wejściowy stopień wzmacniacza transkonduktancyjnego charakteryzujący się bardzo dobrą liniowością, szerokim pasmem przetwarzanych sygnałów oraz możliwością kompensacji charakterystyk częstotliwościowych poprzez manipulacje dodatkowymi pojemnościami kompensującymi. Przez modyfikację polegającą na użyciu dwóch stopni odpowiednio ze sobą połączonych można uzyskać wzmacniacz całkowicie różnicowy. Zastosowanie kluczy z tranzystorów MOS i zestawu rezystorów umożliwia wykonanie stopnia z programowalną cyfrowo wartością uzyskiwanej transkonduktancji.

EN

In this paper a linearized input stage of CMOS transconductance amplifier is presented. The proposed circuit technique is developed using simple source-coupled differential pair transconductors, a feedback-loop amplifier for transconductance (gm) linearization and a linear reference resistor (R). As a result, an efficient linearization of a transfer characteristic of the OTA is obtained. Additionally presented stage has wide bandwidth and capability for compensation of frequency resonses by means of extra capacitors. Afully differential stage can be also obtained by proper connection of two identical single input stages. Programmability of transconductance value is obtained by means of MOS switches and matrix of resistors.

14

Scalony analogowy filtr kanałowy CMOS wielosystemowego odbiornika komunikacji bezprzewodowej

Jakusz J.

Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne

|

2007

|

T. 14

581-588

PL

Na przestrzeni ostatnich lat powstało wiele nowych standardów komunikacji bezprzewodowej, co prowadzi do zwiększonego zapotrzebowania na urządzenia wielosystemowe. Konieczność zmniejszenia kosztów produkcji, obniżenia pobieranej mocy i zmniejszenia rozmiarów tych urządzeń zmusza do poszukiwania nowych rozwiązań układowych. Jednym z ważniejszych bloków toru odbiornika telefonii bezprzewodowej jest dolnoprzepustowy filtr kanałowy. W referacie przedstawiono scalony wielosystemowy analogowy filtr kanałowy wykonany w technologii 0,35[mi]m CMOS.

EN

Many new standards of cordless communication where introduced within the last years what is leading to increased demand for multistandard devices. The need to reduce production costs, power dissipation, and sizes of these devices is forcing to develop new circuits solutions for a single-chip transceiver in a CMOS technology. One of that circuit is continuous-time channel-select filter in the front-end of a mobile receiver. This paper presents CMOS implementations of low-voltage, low-power analogue active-RC law-pass channel-select filters for multistandard receives.

15

Ocena parametrów użytkowych układów cyfrowych CMOS. Cz. 1, Modele bramek, margines zakłóceń, czas propagacji

Gołda A., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2003

|

Vol. 49, z. 4

539-566

PL

Wobec bardzo wysokich wymagań stawianych współczesnym układom elektronicznym bardzo wielkiej skali integracji (VLSI) zachodzi potrzeba dogłębnego poznania ilościowego i jakościowego parametrów tych układów, wpływających na ich walory funkcjonalne i niezawodnościowe. Jeszcze nie tak dawno problem strat energii traktowany był marginalnie. Jeśli weźmie się pod uwagę, że współczesne procesory zasilane są energią o mocy kilkuset watów, aż 90% tej energii to straty, należy uznać, że sprawność przetwarzania informacji odgrywa bardzo dużą rolę. Miniaturyzacja umożliwia skrócenia czasu propagacji sygnałów przez tranzystory i ścieżki przewodzące modułu scalonego ale jednocześnie powoduje, że gęstość mocy strat jest na granicy wartości dopuszczalnej. Istnieją więc kompromisy konstrukcyjne, które mają bardzo istotny wpływ na finalne walory użytkowe układu scalonego. Autorzy uznali za ważną gruntowną analizę istotnych parametrów układów krzemowych CMOS. Niniejsza praca poświęcona jest ocenie parametrów użytkowych cyfrowych układów CMOS. W pierwszej części artykułu przedmiotem analizy są czasy propagacji i marginesy zakłóceń, natomiast w drugiej - pobór energii. W tej części artykułu przedstawiono analityczne modele podstawowych bramek CMOS -- inwertera oraz dwuwejściowych bramek NOR i NAND. Zostały one sporządzone na bazie równań opisujących pracę tranzystora MOSFET, którego model wraz z krótką charakterystyką struktury CMOS został zaprezentowany w rozdziale drugim. Rozdział trzeci przedstawia model inwertera oraz wykonanie na jego podstawie analizy marginesów zakłóceń i czasów propagacji. Marginesy zakłóceń wyznaczono z definicji - na podstawie charakterystyki przejściowej bramki. Natomiast aby oszacować czasy propagacji rozpatrzono działanie inwertera obciążonego pojemnością, sterowanego idealnym napięciem prostokątnym - czasy narastania i opadania równe zeru. Rozdziały czwarty i piąty zawierają podobne modele dwuwejściowych bramek NAND i NOR, których zachowanie rozpatrzono przy sterowaniu ich z różnych oraz zwartych ze sobą wejść. Modele te opisują charakterystyki przejściowe, pobór prądu bramki w funkcji napięcia wejściowego, a także napięcie przełączania bramki. Dzięki nim możliwe jest także oszacowanie statycznych i quasi zwarciowych strat energii, co zostanie wykorzystane w drugiej części artykułu. W rozdziale szóstym przedstawiono porównanie wyników uzyskanych za pomocą powyższych modeli z rezultatami otrzymanymi podczas symulacji komputerowych. Teoretyczne rozważania zostały wykonane na ogólnych parametrach technologicznych więc przez podstawienie określonych wartości tych parametrów do konkretnej technologii CMOS można wyznaczyć charakterystyki przejściowe i oszacować statystyczny pobór prądu oraz wartości czasów propagacji i marginesów zakłóceń bramek. Dzięki temu możliwe jest porównanie ze sobą bramek zbudowanych z identycznych tranzystorów (np. NAND i NOR), bramek jednego typu zbudowanych z tranzystorów o różnych wymiarach, jak i układów wykonanych w różnych technologiach CMOS. Rezultaty teoretycznych rozwiązań pozwalają także na ukazanie zależności panujących między różnymi wielkościami lub parametrami, na przykład czasu propagacji bramki w funkcji pojemności obciążające j: tp = tp (C) lub napięcia progowego bramki w funkcji parametrów βN i βP :Vth (BN, BP). Rozważania liczbowe przeprowadzono dla technologii Alcatel MIETEC CMOS 0.7u - C07MA - C07MD.

EN

There is need to thoroughgoing quantitative and qualitative knowledge of digital CMOS circuits parameters, because of very high requirements of functionality and reliability that are putted to VLSI integrated circuits. The problem of energy losses was in the margin until quite recently. But modern processors demand hundreds Watts of energy. So if you take into consideration that about 90% of that energy is lost you should realise importance of information processing efficiency. Miniaturisation allows cutting down the propagation time delay through transistors and conduct paths of integrated circuit and simultaneously causes growing up of power density to the boundary of acceptable value. So there are some construction compromises which have an influence on final properties of integrated circuit. The authors acknowledge that thoroughgoing analysis of important parameters silicon CMOS circuits is significant. The paper is devoted to assessment of utilitarian parameters of digital CMOS integrated circuits. In the first part of the article propagation time delays and noise margins are discussed, whereas energy consumption is taken into consideration in the second part of the article. In this part of article the analytical models of basic CMOS gates (inverter, two - input NAND and two - input NOR gates) are presented. They were performed on the basis of MOSFETs equations. The MOSFET model and short characterisation of CMOS structure are presented in second chapter. Third chapter contains inverter model and analysis of noise margins and propagation time delays that was performed on the basis of this inverter model. The noise margins were evaluated from the voltage - transfer characteristic of gate. While, in order to propagation time delays evaluations the work of capacitance loaded inverter was analysed. The inverter was driven by ideal - pulse signal -- the raising and the falling time are equal to zero. The fourth and the fifth chapters contain similar models, which are performed for two - input NAND and NOR gates. Behaviours of these gates were considered for distinct cases of control: driving from different inputs separately and driving from short - circuit inputs. The models describe voltage - transfer charateristics, gate current consumption versus input voltage, and gate threshold voltage. The evaluation of static and quasi short - circuit energy losses is also possible, thanks to these models. And it will be used in the second part of the article. The sixth chapter presents comparison between results obtained from these models and simulation results. Theoretical considerations were performed with use general variables (technological parameters) so, voltage - transfer characteristics, evaluation of current consumption, evaluation of noise margins, and propagation time delays can be received by replacement the concrete values of these parameters. So, comparison between gates built with identical transistors (for instance NAND and NOR), one type gates built with different size transistors, and the circuits performed in different CMOS technologies is possible. Interdependence between different parameters or quantities can be obtained from results of theoretical analysis, for example gate propagation time delay versus load capacitance: tp = tp (C) or gate threshold voltage versus βN and βP parameters: Vth = Vth (BN, BP). The numeral results are obtained for Alcatel MIETEC CMOS 0.7u - C07MA - C07MD technology.

16

Transistor-only Notch and Band-pass Filters

Guziński A., Kiełbasiński A.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2001

|

vol. 49, nr 1

51-57

EN

Simple lumped-distributed RC notch and band-pass filters are reminded. The uniform distributed RC line is replaced by a MOSFET operating in the strong inversion region. Output resistances of bias circuits are working as lumped resistors. Simple CMOS implementations of such filters are proposed and discussed. The analysis results are presented.

17

Low-Voltage CMOS Transconductance Amplifier Controlled from Body Terminals

Kulej T.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

1999

|

Vol. 47, nr 3

255-261

EN

A novel solution for fully-balanced transconductance amplifier controlled from body terminals is presented. The circuit operates from a single supply voltage of only 3V and exhibits very large frequency range.

18

ASIC for Active Heat Sinks Control Design and Testing

Dziurdzia P., Bratek P.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

1999

|

Vol. 47, nr 3

301-308

EN

A special ASIC was designed to control the active heat sink with a Peltier heat pump according to the power consumption or temperature changes in a cooled chip. Two kinds of cooling are described and their simulation results are presented. Our proposal is to use such an ASIC as a standard cell in VLSI circuits or micromachine structures to control the thermal resistance between a silicon structure and an ambient to minimise the energy supplying the Peltier pump and to keep the structure under the temperature limit. The results of testing the ASIC are included.