Wyniki wyszukiwania - BazTech

1

Improvements of high-voltage trapezoidal waveform edge-rounding circuit

Jankowski Mariusz

International Journal of Microelectronics and Computer Science

|

2018

|

Vol. 9, nr 3

93--100

EN

This paper introduces a solution to a design problem caused by necessity of electromagnetic noise reduction in simple close-range wireless command and control systems, including Radio-frequency identification (RFID) systems. Trade-off between simplicity of data transmission, detection and decoding on one side vs. presence of high frequency harmonics in transmitted signals on the other makes some designers choose approach in which trapezoidal waveforms are used instead of rectangular ones. Moreover, edges of trapezoidal waveforms are additionally rounded to further limit presence of higher harmonics and thus to comply to EMI regulations and requirements. The paper proposes a solution based on a reimplementation of a high-voltage structure already proposed by the author, but implemented with use of different semiconductor technology process. Utilization of this new process and devices available in this technology makes possible significant increase of the circuit operation quality.

2

The Impact of Noise and Mismatch on SAR ADCs and a Calibratable Capacitance Array Based Approach for High Resolutions

Mueller J. H., Strache S., Busch L., Wunderlich R., Heinen S.

International Journal of Electronics and Telecommunications

|

2013

|

Vol. 59, No. 2

161-167

EN

This paper describes widely used capacitor structures for charge-redistribution (CR) successive approximation register (SAR) based analog-to-digital converters (ADCs) and analyzes their linearity limitations due to kT/C noise, mismatch and parasitics. Results of mathematical considerations and statistical simulations are presented which show that most widespread dimensioning rules are overcritical. For high-resolution CR SAR ADCs in current CMOS technologies, matching of the capacitors, influenced by local mismatch and parasitics, is a limiting factor. For high-resolution medium-speed CR SAR ADCs, a novel capacitance array based approach using in-field calibration is proposed. This architecture promises a high resolution with small unit capacitances and without expensive factory calibration as laser trimming.

3

Projektowanie analogowych układów scalonych CMOS o strukturze sieci neuronowej do przetwarzania obrazów i sygnałów

Kowalski J.

Zeszyty Naukowe. Rozprawy Naukowe / Politechnika Łódzka

|

2012

|

Z. 420

1-135

PL

W monografii przedstawiono wyniki prac autora dotyczące projektowania i testowania prototypowych, analogowych układów scalonych CMOS, odpowiednich do neuronowego przetwarzania obrazów i sygnałów, na przykładzie trzech zaprojektowanych i przetestowanych układów scalonych. Układy zostały wykonane przez konsorcjum Europractice w różnych technologiach CMOS, tj. 2,4 μm, 0,8 μm oraz 0,35 μm W zaprojektowanych układach oprócz właściwej sieci neuronowej implementowano specjalne struktury testowe, które umożliwiły wykonanie pomiarów podstawowych bloków funkcjonalnych sieci. Pozwoliło to na porównanie wyników symulacji z pomiarami oraz na uzyskanie informacji wykorzystanych do budowy stanowiska do testowania poprawności działania wykonanych układów scalonych. Dla każdego układu zaprojektowano specjalne stanowisko pomiarowe, które umożliwiło weryfikację doświadczalną działania danej sieci neuronowej. Pierwszym prezentowanym układem scalonym jest sieć Kohonena, dedykowana do zadań identyfikacji parametrów układów dynamicznych, przetwarzająca dane w sposób analogowy. Przedstawiono architekturę układu realizującego sieć, jego implementację w technologii MIETEC 2,4 μm oraz wyniki pomiarów podstawowych bloków funkcjonalnych sieci. Drugim zaprezentowanym układem scalonym jest filtr ważonych statystyk porządkowych obrazu o architekturze sieci neuronowej komórkowej, zaprojektowany w technologii AMS 0,8 μm CYE. Omówiono model komórki tego filtru oraz jego architekturę. Podano też szczegółowy opis bloków funkcjonalnych wchodzących w skład filtru oraz wyniki badań eksperymentalnych. Ostatnią część monografii stanowi projekt sieci neuronowej zbudowanej z synchronizowanych oscylatorów, służącej do segmentacji obrazów binarnych. W pracy zaproponowano nowy model oscylatora oraz architekturę układu scalonego realizującego sieć. Przedstawiono również projekt układu scalonego wykonanego w technologii AMIS 0,35 μm C035M-D 5M/1P i wyniki pomiarów.

EN

This monograph summarizes Author's research in the field of designing and testing CMOS prototype analog-integrated-circuit neural networks for image and signal processing. Three chips are presented which implement three various types of neural networks. The circuits have been designed using different CMOS technologies offered by Europractice, i.e. 2,4 μm, 0,8 μm and 0,35 μm ones. Apart from a main neural network, special test structures have been implemented in the circuits. The test structures enable the neural-network basic building blocks to be measured. This allows us to compare simulation with measurement results and provides some information needed for proper designing the integrated-circuit functional-test set-up. A special test set-up has been realized for each integrated circuit to perform functional verification of a given neural network. The first ASIC circuit considered in this monograph is a Kohonen network, operating with analog signals, dedicated for estimation of dynamic-system parameters. Architecture of the circuit, its implementation in the MIETEC 2,4 μm technology, as well as measurement results has been presented. The second integrated circuit presented in the monograph is a filter, based on a cellular neural network architecture, suitable for weighted-order-statistic image processing. It has been designed in the AMS 0,8 μm CYE technology. The filter cell model and structure have been described. Detailed description of its basic building blocks and the chip test results have been shown. The final part of this monograph is a description of a synchronized-oscillators-based neural network implemented in an ASIC form, which is well suited for binary-image-segmentation tasks. A new oscillator model and architecture of the designed circuit have been proposed. The AMIS 0,35 μm C035M-D 5M/1P technology has been used. Design, simulation and measurement results have been presented as well.

4

Overheat security system for high speed embedded systems

Frankiewicz M., Gołda A., Kos A.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 12

24-26

EN

The paper describes basics and design of the Temperature-Controlled Oscillator for high frequency processors which work is based on information of present chip temperature. The task of the circuit is to stabilise required value of temperature of the silicon die and ensure safe work of the processor. The circuit consists of: temperature sensor, ring oscillator and some additional blocks to control the circuit behaviour. The prototype chip was designed and fabricated in LF CMOS 0.15 um (1.8 V) technology and is cooperating with an 8-bit OctaLynx microcontroller.

PL

Artykuł opisuje podstawy działania i projekt Generatora Przestrajanego Temperaturą przeznaczonego dla szybkich procesorów, którego praca opiera się na informacji o aktualnej temperaturze. Celem układu jest stabilizacja temperatury i zapewnienie bezpiecznej pracy procesora. Układ składa się z czujnika temperatury, oscylatora pierścieniowego i dodatkowych bloków kontrolujących działanie układu. Prototyp został zaprojektowany w technologii LF CMOS 0,15 um (1,8 V) i współpracuje z procesorem OctaLynx).

5

Simple modeling approach for line impedance of on-chip CMOS interconnects

Ymeri H., Nauwelaers B., Maex K.

Journal of Technical Physics

|

2004

|

Vol. 45, no 1

71-77

EN

Simple and accurate closed-form model enabling to calculate frequency-dependent distributed inductance and associated distributed series resistance per-unit-length of single on-chip interconnects on a lossy silicon substrate is presented. The closed-form formulas for the frequency-dependent series impedance parameters are obtained using a closed-form integration method and the vector magnetic potential equation. The proposed frequency-dependent inductance -L(omega) and resistance R(omega) per-unit-length formulas are shown to be in good agreement with the electromagnetic solutions.

6

Zakłócenia sprzężenia podłożowego w układach scalonych CMOS

Białko M., Felendzer Z., Solecki M.

Elektronika : konstrukcje, technologie, zastosowania

|

2002

|

Vol. 43, nr 6

28-31

PL

Temat artykułu stanowią zagadnienia modelowania sprzężenia podłożowego w układach scalonych CMOS. Zakłócenia sprzężenia podłożowego mają istotne znaczenie w mieszanych: cyfrowo-analogowych układach scalonych, ponieważ prąd wstrzykiwany do wspólnego podłoża układu z dużej liczby przełączanych jednocześnie elementów cyfrowych może zakłócić działanie podzespołu analogowego. Zaprezentowana została metoda modelowania podłoża oparta na funkcji Greena, która pozwala projektantom wygenerować model podłoża na podstawie danych geometrycznych projektu topografii oraz danych technologicznych procesu. Na podstawie symulacji komputerowej dwóch mieszanych układów scalonych (oscylator pierścieniowy i "analogowy" tranzystor, macierz inwerterów i źródło prądowe) pokazano zakłócający wpływ części cyfrowej projektu na część analogową. Szczególną uwagę zwrócono na efektywność pierścieni zabezpieczających wykonanych w projektach topografii w celu minimalizacji zakłóceń.

EN

The main subject of this paper are issues of a modeling of a substrate coupling in CMOS Integrated Circuits. The substrate coupling noise is important in mixed analog-digital ICs, because the current injected to the chips substrate from a large number of simultaneously switched digital elements can cause a malfunction of sensitive analog elements of the system. The Green function method that provides designers with a parasitic model of the substrate is presented. This method performs IC substrate discretization basing on the geometric layout of the circuit and technology parameters specific for the given process. Two basic mixed-signal examples are presented to show an injurious influence of the substrate coupling on an analog part of a design. These examples are a ring osxillator with a single transistor and a matrix of 100 simultaneously switched inwerters with a current source. In addition, attention is drawn to guarding ring and their effectiveness is discussed.

7

Comparison of Various SC FIR Filter Structures on the Basis of their CMOS Realization and Simulation in the PSPICE Program

Dąbrowski A., Długosz R.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2001

|

vol. 49, nr 1

59-79

EN

In this paper switched-capacitor finite impulse response (SC FIR) filter structures are considered and developed. Their performance (i.e., general features, quality of operation, influence of parasitic capacitance, the chip area requirements, etc.) are analyzed and compared for various possible SC FIR structures. The comparisons are not only based on the method for the chip area estimation, proposed by authors in [1], but also on the precise chip area determination by means of the simulation of the considered circuits using the PSPICE program and by means of their design in the [formula] CMOS technology. Special attention is paid in this paper to the decomposition of FIR delay-line filter structures into second order sections (and possibly into a single first order section). The importance of such decomposition for the reduction of the required chip area occurred to be evident during the design process.

8

Metody modelowania sprzężenia podłożowego w układach scalonych

Solecki M., Felendzer Z.

Kwartalnik Elektroniki i Telekomunikacji

|

2000

|

Vol. 46, nr 4

589-613

PL

Temat artkułu stanowią zagadnienia związane z modelowaniem sprzężenia podłożowego w układach scalonych. W pierwszej części pracy uzasadniono konieczność modelowania sprzężenia podłożowego w procesie projektowania układów. Zaprezentowano kilka przykładów mieszanych analogowo-cyfrowych układów scalonych, w których zakłócenia podłożowe mają istotny wpływ na jakość pracy układu. Zwrócono również uwagę na potrzebę włączenia odpowiednich modeli sprzężenia przez podłoże w proces symulacji dla układów scalonych, takich jak pętla synchronizacji fazowej czy też układy przeznaczone do zastosowania w telefonii komórkowej. W dalszej części pracy omówiono dwie alternatywne metody modelowania sprzężenia podłożowego: metodę opartą na elektrostatycznej funkcji Greena oraz metodę modelowania podłoża z użyciem konstrukcji geometrycznej zwanej mozaiką Voronoi. Z kolei przedstawiono wybrane problemy modelowania sprzężenia podłożowego w krzemowych bipolarnych układach scalonych pracujących w zakresie bardzo wielkich częstotliwości. Wraz ze wzrostem częstotliwości pracy układów i systemów elektronicznych oraz postępującą miniaturyzacją technologii, problem zakłóceń sprzężenia podłożowego staje się coraz bardziej istotny w procesie projektowania układów scalonych. Stąd też, zasadniczym celem artykułu jest przybliżenie czytelnikom wybranych zagadnień związanych z modelowaniem sprzężenia podłożowego w układach scalonych.

EN

The main subject of this paper is problems of a modeling of a substrate coupling in inegrated circuits. First, we give reasons why a modeling of the substrate coupling in design-process is necessary. A few basic mixed-signal examples have been presented to show an injurious of the substrate coupling noise on an analog part of a design. These examples are a ring oscillator with a single transistor and a digital frequency divider with a current source. The substrate coupling noise is important in mixed analog-digital IC's because the current injected to the chips substrate from a large number of simultaneously switching digital elements can cause a malfunction of sensitive analog elements of the system. Current injected to the silicon substrate influences the local potential of the substrate of analog elements thus modulates the threshold voltage Vt of the transistors and as a consequence of that, the sensitive analog modules do not operate properly. In addition, a few industrial designs like a phase-locked loop, video converter or RF-circuits have been considered to indicate the importance of substrate of coupling problem. In the next part of this paper we focus on two alternative modeling methods of substrate coupling. Thase are: the Green function method and the method based on geometrical construction called Veronoi Tessellation. (The latter was showed the first time by I. Wemple and A. Yang in 1995). These methods perform IC substrate discretization basing on the geometric layout of the circuit and technology parameters specific for the given process. In Green function method the substrate is treated as layers of dielectrics characterized by varying electrical permitivity εk, where k is the index of the layer. An analytic model of the substrate is based on a simplified form of Maxwell equations referring to consecutive substrate layers and on boundary conditions and finally on the electirc field intensity vector component, which have to be fulfilled at layer boundaries. In the method based on Voronoi Tessellation the substrate of IC is discretisized on irregular volumes with constant values of the conductivity and the electric field intensity. Each of these methods can privide designers with a parasitic model of the substrate. In the final part, we discuss some problems of a modeling of the substrate coupling in Si-Bipolar ICs up tp very high frequencies (40GHz).