Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: Active-HDL

Sortuj według:

Ogranicz wyniki do:

Weryfikacja równań zależnościowych z wykorzystaniem symulatorów logicznych na przykładzie zastosowania pakietu Active-HDL

Kawalec P., Rżysko M.

TTS Technika Transportu Szynowego

2013

R. 20, nr 10

1587--1596, CD

W artykule przedstawiona została problematyka weryfikacji logiki zależnościowej współczesnych systemów sterowania ruchem kolejowym. Złożoność zagadnienia rośnie w ostatnich latach w wyniku wielu istotnych czynników, takich jak konieczność zapewnienia interoperacyjności systemów, czy tendencja do obejmowania sterowaniem z jednej nastawni coraz większych obszarów. Utrudniona staje się więc manualna analiza poprawności działania projektowanych systemów. W związku z tym do weryfikacji zaproponowane zostało wykorzystanie nowoczesnego, zintegrowanego pakietu programistycznego Active-HDL. Na przykładzie zestawu równań zależnościowych opracowanego w języku VHDL przedstawione zostały możliwości pakietu w zakresie weryfikacji projektu.

This paper presents a formal method for railway interlocking logic verification. After decomposing the railway control system into objects and algorithms, interlocking functions were described using formal methods. This allowed the use of integrated design environment - Active-HDL, for verification of the whole design and building VHDL code as a final description. Various methods of manual and automated simulation are presented, showing the capabilities of the described design and verification method.

Moduł odbiornika sygnału synchronizacji czasu DCF 77,5 kHz do wykorzystania w rozbudowanych systemach FPGA

Makowiecki K.

Elektronika : konstrukcje, technologie, zastosowania

2009

Vol. 50, nr 1

138-140

Przedmiotem pracy jest opis techniczny modułu odbiornika radiowego sygnału synchronizacji czasu DCF 77,5 kHz implementowanego w układzie programowalnym FPGA. Dzięki zastosowaniu tego modułu w tworzonym urządzeniu opartym o układ programowalny możliwa jest automatyczna synchronizacja czasu w implementowanym systemie. Praca ta opisuje także sposób projektowania takiego urządzenia z wykorzystaniem narzędzi zawartych w pakiecie Active-HDL.

The theme of this article is a technical description of time synchronization signal receiver (DCF 77.5 kHz). Which was designed using a VHDL language and implemented in FPGA device. This module could be used to synchronize any digital system implemented in FPGA. This article describe also tools which are included in Active-HDL.