PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 18

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Możliwości oprogramowania CATIA V5 w zakresie wybranych etapów inżynierii odwrotnej Tworzenie modeli 3D rzeczywistych wyrobów na bazie chmur punktów
Kłosowski M., Magdziak M.
Stal, Metale & Nowe Technologie
|
2018
|
nr 5-6
88--90
PL
Artykuł dotyczy początkowych etapów inżynierii odwrotnej i przedstawia możliwości oprogramowania CATIA V5 w zakresie tworzenia trójwymiarowych modeli wyrobów na bazie chmur punktów. Dane pomiarowe, niezbędne do utworzenia modeli 3D, zostały pozyskane z użyciem współrzędnościowego ramienia pomiarowego wyposażonego w bezstykową głowicę pomiarową. W pracy przeanalizowano dokładność wykonania dwóch wybranych modeli przedmiotów składających się z powierzchni krzywoliniowych.
EN
The paper addresses the initial stages of reverse engineering and presents the possibilities of the CATIA V5 soft ware in terms of creating 3D models of products based on point clouds. The measurement data, necessary to create 3D models, were obtained using a coordinate measuring arm equipped with a non-contact measuring probe. In the paper, the accuracy of two selected models of objects composed of free-form surfaces has been analysed.
2
Content available A High-Efficient Low-Voltage Rectifier for CMOS Technology
Jendernalik W., Jakusz J., Blakiewicz G., Kłosowski M.
Metrology and Measurement Systems
|
2016
|
Vol. 23, nr 2
261--268
EN
A new configuration of rectifier suiting CMOS technology is presented. The rectifier consists of only two n-channel MOS transistors, two capacitors and two resistors; for this reason it is very favourable in manufacturing in CMOS technology. With these features the rectifier is easy to design and cheap in production. Despite its simplicity, the rectifier has relatively good characteristics, the voltage and power efficiency, and bandwidth greater than 89%, 87%, and 1 GHz, respectively. The performed simulations and measurements of a prototype circuit fully confirmed its correct operation and advantages.
3
Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych
Kłosowski M., Pankiewicz B., Wójcikowski M.
Elektronika : konstrukcje, technologie, zastosowania
|
2016
|
Vol. 57, nr 10
43--46
PL
W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4×4 i 16×16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu operacyjnego Linux i jest przeznaczony do sprzętowej akceleracji kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym.
EN
In the paper a customizable digital intra-prediction accelerator for the H.264 video compression encoder has been described. The accelerator performs 4×4 and 16×16 luma macroblock prediction. The accelerator was initially implemented in the FPGA, where it has been successfully verified and then it has been implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor.
4
Content available remote Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych
Kłosowski M., Pankiewicz B., Wójcikowski M.
Przegląd Elektrotechniczny
|
2015
|
R. 91, nr 9
97-100
PL
W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotną transformację DCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu Linux i jest przeznaczony do sprzętowego wspierania kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym.
EN
In the paper a customizable digital Discrete Cosine Transform accelerator for the H.264 video compression standard has been described. The accelerator also performs the inverse DCT, quantization and dequantization. The accelerator was initially implemented in the FPGA. It has been successfully verified, then implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor.
5
Content available Vision-based parking lot occupancy evaluation system using 2D separable discrete wavelet transform
Kłosowski M., Wójcikowski M., Czyżewski A.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2015
|
Vol. 63, nr 3
569-–573
EN
A simple system for rough estimation of the occupancy of an ad-hoc organized parking lot is presented. A reasonably simple microprocessor hardware with a low resolution monochrome video camera observing the parking lot from the location high above the parking surface is capable of running the proposed 2-D separable discrete wavelet transform (DWT)-based algorithm, reporting the percentage of the observed parking area occupied by cars. A simple calibration is needed – the mask covering all the areas outside the parking lot must be prepared. The proposed system has been tested on the dedicated FPGA-based hardware in real conditions and proven immune to scene and light changes. As it is discussed in the paper, it can be used in low-power wireless sensor networks.
6
Content available remote Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264
Kłosowski M., Pankiewicz B., Wójcikowski M.
Przegląd Elektrotechniczny
|
2014
|
R. 90, nr 9
54-57
PL
W artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem x.264 i jest przeznaczony do sprzętowego wspierania kompresji wideo.
EN
In the paper a configurable digital motion estimation accelerator for H.264 video compression standard has been described. The accelerator has been implemented in the FPGA and then in the ASIC using the 90 nm UMC technology. These two implementations were successfully verified. Detailed measurement results have been compared with results presented in some papers in the topic of video compression. The system has been optimized for easy integration with x.264 encoder software and is devoted to accelerate video compression.
7
Content available remote Wireless intelligent audio-video surveillance prototyping system
Kłosowski M.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 10
97-99
EN
The presented system is based on the Virtex6 FPGA and several supporting devices like a fast DDR3 memory, small HD camera, microphone with A/D converter, WiFi radio communication module, etc. The system is controlled by the Linux operating system. The Linux drivers for devices implemented in the system have been prepared. The system has been successfully verified in a H.264 compression accelerator prototype in which the most demanding algorithms like DCT, inter-prediction and intra-prediction have been implemented in the hardware.
PL
Przedstawiony system bazuje na układach FPGA Virtex6 i dodatkowych układach jak: szybka pamięć DDR3, mała kamera HD, mikrofon, moduł radiowy WiFi, itp. Opisany system prototypowania został pomyślnie zweryfikowany poprzez realizację prototypu akceleratora kompresji video H.264 w którym najbardziej wymagające algorytmy jak DCT, inter-predykcja i intra-predykcja zostały zaimplementowane sprzętowo.
8
Content available remote Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS
Jakusz J., Kłosowski M., Jendernalik W., Blakiewicz G.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 10
83-85
PL
W artykule zaproponowano cyfrowy układ CDS (Correlated Double Sampling) przeznaczony do przetwornika obrazu CMOS. Układ różni się od klasycznych rozwiązań tym, że dwie pamięci przechowujące próbki sygnału wizyjnego zastąpiono jednym licznikiem rewersyjnym. Dzięki tej modyfikacji możliwa jest znaczna redukcja powierzchni układu CDS i umieszczenie go w każdym pikselu przetwornika obrazu CMOS. System został zaprojektowany i przesymulowany w technologii CMOS 180 nm.
EN
In this paper a digital CDS (Correlated Double Sampling) circuit for the CMOS image sensor is proposed. This circuit differs from the conventional solutions in that the two memories, storing video samples, are replaced by a reversible counter. This modification enables a significant reduction in the area and it makes possible to put the CDS in each pixel. The system has been designed and simulated in 180 nm CMOS technology.
9
Content available FPGA and ASIC implementation of the algorithm for traffic monitoring in urban areas
Szczepański S., Wójcikowski M., Pankiewicz B., Kłosowski M., Żaglewski R.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2011
|
Vol. 59, nr 2
137-140
EN
This paper describes the idea and the implementation of the image detection algorithm, that can be used in integrated sensor networks for environment and traffic monitoring in urban areas. The algorithm is dedicated to the extraction of moving vehicles from real-time camera images for the evaluation of traffic parameters, such as the number of vehicles, their direction of movement and their approximate speed. The authors, apart from the careful selection of particular steps of the algorithm towards hardware implementation, also proposed novel improvements, resulting in increasing the robustness and the efficiency. A single, stationary, monochrome camera is used, simple shadow and highlight elimination is performed. The occlusions are not taken into account, due to placing the camera at a location high above the road. The algorithm is designed and implemented in pipelined hardware, therefore high frame-rate efficiency has been achieved. The algorithm has been implemented and tested in FPGA and ASIC.
10
Weryfikacja asynchronicznych układów cyfrowych w strukturach FPGA
Kłosowski M., Łoński M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2008
|
T. 16
527-532
PL
W artykule przedstawione zostały podstawowe informacje dotyczące typowych klas układów asynchronicznych. Wymienione klasy zostały następnie przeanalizowane pod kątem możliwości ich implementacji w układach programowalnych FPGA. Klasa "micropipelines" omówiona została dokładniej. W tej klasie został zaimplementowany w układzie FPGA typu Virtex-II przykładowy procesor asynchroniczny realizujący listę rozkazów swojego synchronicznego odpowiednika "PicoBlaze". Właściwości implementacji asynchronicznej zostały porównane z synchronicznym odpowiednikiem. Zaprezentowane rezultaty implementacji stanowią dowód na możliwość funkcjonalnej weryfikacji układów asynchronicznych typu "micropipelines" za pomocą układów FPGA.
EN
In the paper main classes of asynchronous digital circuits are described. The feasibility of FPGA-based implementation of asynchronous digital circuits bas been analyzed. The best class for FPGA implementation bas been chosen (micropipelines) and bas been described in details. Sample asynchronous processor bas be en designed using this class of asynchronous circuits. The asynchronous processor is machine code compatible with well known "PicoBlaze" processor. It bas been implemented using Virtex-II FPGA. Properties of such asynchronous implementation bas been compared with synchronous equivalent. Results confirm possible application of FPGAs to functional verification of asynchronous digital circuits designed in "micropipelines" class.
11
Akceleracja sprzętowa transformaty falkowej w systemie widzenia maszynowego do monitoringu ruchu drogowego
Kłosowski M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2008
|
T. 15
61-66
PL
W artykule opisano system monitorowania ruchu drogowego oparty na tanich kamerach i przetwarzaniu obrazu realizowanym w układzie FPGA wyposażonym dodatkowo w bezprzewodowy interfejs sieciowy. System ma być zasilany za pomocą ogniw słonecznych i dlatego został zoptymalizowany pod kątem zużycia energii. Szczegółowo opisano moduł detekcji i pomiaru długości zatorów powstałych na skrzyżowaniach. Do analizy wykorzystano dyskretną transformatę falkową, która w tym zastosowaniu sprawdza się lepiej niż algorytmy bazujące na odejmowaniu tła. Przedstawiona została implementacja sprzętowa dyskretnej transformaty falkowej za pomocą układu FPGA. Jako dodatkowe zastosowanie tej akceleracji podano kompresję obrazu z kamery w celu wysłania go za pośrednictwem sieci bezprzewodowej do centrum zarządzania. Na zakończenie podano przykładowe wyniki działania systemu.
EN
A system for road traffic monitoring bas been described. This machine vision system is using small and cheap camera and FPGA postprocessor with wireless network interface. rower for the system will be delivered from solar panels and therefore the system is optimized to be power efficient. In this paper the machine vision traffic jam detection module based on wavelet trans form is described. This module correctly detects and measures traffic jams or very slow traffic conditions when background subtraction algorithms (used for vehicle counting) are not suitable. Optical flow algorithms can also be used but they are computationally expensive. Sample discrete wavelet transform based algorithm and its hardware implementation in FPGA are examined in the paper. Hardware accelerated discrete wavelet transform can be also applied to image compression when image bas to be transferred to the traffic control center (picture quality and frame rate depends on wireless network quality). Results of sample traffic classification are presented and compared.
12
MEMS based voice message system for elevators
Kłosowski M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2007
|
T. 14
617-624
EN
There are many elevators already installed without voice message function. Even level display is not always installed. Those elevators are sometimes renewed but voice information function is usually too expensive because complete control system and cabling change is necessary. Presented system is a good voice message solution to install in nearly every elevator. It does not need to be connected to elevator's control system. It is a small battery powered device which bas to be installed in the cabin of the elevator, just glued to the wall- that's all. Voice messages usually inform about current level on which elevator stops, sometimes also about the next level and direc-tion. They are very useful because even in elevator where level display is installed it is not always visible, especially when the cabin is crowded. Voice messages are especially important for visually impaired people.
PL
W artykule przedstawiono implementację systemu głosowych komunikatów w windach, Prezentowany system posiada unikalną cechę polegającą na tym, że do działania nie potrzebuje połączenia z systemem sterującym windy. Zasilany z baterii lub akumulatorów może być zamontowany w ścianie windy, wymaga tylko prostej kalibracji. System oparty jest na akcelerometrach MEMS dokonujących pomiaru przeciążeń w kabinie windy. W artyku-e przedstawiono budowę systemu, sposób pomiaru przeciążeń. Szczegółowo opisane zostały algorytmy określające aktualne piętro z uwzględnieniem rozmaitych parametrów dostosowujących system do określonych typów wind. Opisywany system może działać nawet w windach nie posiadających wskaźnika piętra. Jego zastosowanie obejmuje budynki użyteczności publicznej (hotele, szpitale) gdzie komunikaty głosowe w windach są wymagane prawem lub konieczne z powodu np. obecności osób niewidomych.
13
Network on chip implementation using FPGA's resources
Kłosowski M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2006
|
T. 11
747-752
EN
In this paper FPGA implementation of Networks on Chi p is presented. Networks on Chip have become an interesting and promising approach to communication intensive System on Chip design. But, because of different design paradigms, there are no efficient prototyping and verification platforms for NoC systems. Digital systems are usually prototyped using FPGAs. Unfortunately FPGAs are not well suited for NoC implementation. NoC design in the FPGA context bas been discussed in this paper. New solutions to the NoC design using FPGA resources have been proposed. Global routing, taTry dedicated routing and specialized blocks like SRL- 16 applied to NoC systems design bas been presented. These solutions allow more effective FPGA implementation of some kinds of Networks on Chip architectures.
PL
W artykule przedstawiono implementację sieci typu "Network on Chip" w układach FPGA. Sieci typu "Network on Chip" stały się bardzo interesującym i obiecującym rozwiązaniem dla systemów typu "System on Chip" które charakteryzują się intensywną wewnętrzną komunikacją. Ze względu na inne paradygmaty projektowania nie ma obecnie dostępnych efektywnych platform do budowy prototypów sieci typu "Network on Chip" i ich weryfikacji. Cyfrowe systemy są zazwyczaj weryfikowane w układach FPGA, jednak układy FPGA nie są dobrze dopasowane do implementacji systemów "Network on Chip". W artykule przedstawiono sposoby implementacji sieci typu "Network on Chip" w układach FPGA. Przedstawiono nowe rozwiązania sieci "Network on Chip" wykorzystujące specyficzne zasoby FPGA takie jak: globalne sieci zegara, dedykowane sieci carry i moduły SRL-16. Rozwiązania te pozwalają na bardzo efektywną implementację niektórych rodzajów sieci "Network on Chip".
14
Implementacja zmodyfikowanego klasyfikatora wielowymiarowego typu bitmap-intersection w układzie FPGA
Kłosowski M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2005
|
T. 6
193-198
PL
W pracy przedstawiono zagadnienia związane z budową i implementacją wielowymiarowego klasyfikatora typu bitmap-intersection. Przedstawiono zastosowania wielowymiarowych klasyfikatorów w sprzęcie sieci komputerowych. Omówiona została szczegółowo budowa klasycznego układu takiego klasyfikatora oraz zaproponowano jego modyfikację. Omówiono rezultaty implementacji zmodyfikowanego klasyfikatora w układzie programowalnym FPGA (Virtexll firmy Xilinx).
EN
In the paper issues concerning structure and FPGA IC implementation of multidimensional classifier are presented. Applications of multidimensional classifiers to networking systems are also presented. Classical and modified structure of k-tuple classifier are described and compared. Results of FPGA implementation in Xilinx Virtexll chip are presented.
15
Implementacja wybranych struktur sztucznych sieci neuronowych w cyfrowych układach programowalnych
Kłosowski M., Malinowski S.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2004
|
T. 5
807-814
PL
W pracy przedstawiono zagadnienia związane z budową i implementacją sztucznych sieci neuronowych w układach programowalnych typu FPGA. Szczegółowo omówiono implementację pojedynczego neuronu z wykorzystaniem dostępnych zasobów sprzętowych układu Virtex FPGA. Poruszono również zagadnienie optymalizacji struktury sieci do konkretnych zastosowań i możliwości układów FPGA. Zdefiniowano trzy rodzaje realizacji neuronu: równoległą, równoległo-sekwencyjną i sekwencyjną. Z wykorzystaniem wyżej wymienionych realizacji zbudowano sieci składające się z kilkudziesięciu neuronów. Sieci te zostały przetestowane w prostych zastosowaniach takich jak np.: rozpoznawanie cech. W pracy podsumowano rezultaty realizacji sieci w układach programowalnych FPGA takie jak: zajętość układu FPGA w funkcji rozmiarów sieci, częstotliwość zegarowa, liczba wejść i wyjść układu.
EN
In the paper issues concerning structure and FPGA IC implementation of artificial neural networks are presented. Neuron implementation using Virtex FPGA has been presented in details. Optimization of neural network structure for particular application has been discussed. Three types of neural network implementation are presented: parallel, parallel-sequential and sequential. Artificial neural networks of up to 100 neuron s can be implemented in large FPGA this way. Simple implementation example of neural network for pattern recognition has been presented. Network recognizes patterns on 7-segment display. Implementation results like FPGA resource usage, clock frequency, number of input blocks are described.
16
Implementacja wybranych struktur sztucznych sieci neuronowych w cyfrowych układach programowalnych
Kłosowski M., Malinowski S.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2004
|
T. 5
807-814
PL
W pracy przedstawiono zagadnienia związane z budową i implementacją sztucznych sieci neuronowych w układach programowalnych typu FPGA. Szczegółowo omówiono implementację pojedynczego neuronu z wykorzystaniem dostępnych zasobów sprzętowych układu Virtex FPGA. Poruszono również zagadnienie optymalizacji struktury sieci do konkretnych zastosowań i możliwości układów FPGA. Zdefiniowano trzy rodzaje realizacji neuronu: równoległą, równoległo-sekwencyjną i sekwencyjną. Z wykorzystaniem wyżej wymienionych realizacji zbudowano sieci składające się z kilkudziesięciu neuronów. Sieci te zostały przetestowane w prostych zastosowaniach takich jak np.: rozpoznawanie cech. W pracy podsumowano rezultaty realizacji sieci w układach programowalnych FPGA takie jak: zajętość układu FPGA w funkcji rozmiarów sieci, częstotliwość zegarowa, liczba wejść i wyjść układu.
EN
In the paper issues concerning structure and FPGA IC implementation of artificial neural networks are presented. Neuron implementation using Virtex FPGA has been presented in details. Optimization of neural network structure for particular application has been discussed. Three types of neural network implementation are presented: parallel, parallel-sequential and sequential. Artificial neural networks of up to 100 neuron s can be implemented in large FPGA this way. Simple implementation example of neural network for pattern recognition has been presented. Network recognizes patterns on 7-segment display. Implementation results like FPGA resource usage, clock frequency, number of input blocks are described.
17
Zastosowanie hybrydowych systemów ekspertowych do wspomagania projektowania układów elektronicznych
Kłosowski M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2003
|
nr 2
675--681
PL
W pracy przedstawiono koncepcję i praktyczną realizację obiektowo zorientowanego hybrydowego systemu ekspertowego sterowanego regułami, współpracującego ze sztuczną siecią neuronową, systemem klasyfikatorów genetycznych i systemem z rozumowaniem sytuacyjnym. Jest to system hybrydowy który łączy w sobie wiele paradygmatów programowania i dlatego może być efektywnie wykorzystany do budowy złożonych systemów ekspertowych. System hybrydowy został zaimplementowany w języku CLIPS wzbogaconym o zewnętrzne funkcje w języku C zintegrowane z CLIPSem. Jako przykład zastosowania podano system wspomagający projektowanie filtrów elektronicznych.
EN
In the paper a concept and example of practical software realization of an object-oriented hybrid expert system is presented. The system is not only rule-driven but also using artificial neural networks, learning genetic classifiers, and case base reasoning. The integration of many knowledge engineering paradigms makes the system very flexible and especially useful to design of large expert systems. The hybrid system is written in CLIPS language, enriched with many external functions for neural networks, classifiers and case based reasoning support. As an example simple expert system for electronic tilter design is presented.
18
Content available remote Application of Case Base Reasoning to Hybrid Expert System for Electronic Filter Design
Kłosowski M.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2002
|
Vol. 50, Nr 1
37--43
EN
In the paper a concept and example of practical software realization of an object-oriented hybrid expert system using Case Based Reasoning is presented. The system uses Approximate Nearest Neighbour Algorithms and Artificial Neural Networks in retrieve stage of Case Based Reasoning cycle. The system has been successfully tested as a decision-making classifier of electronic filter realization technology. The hybrid system is written in CLIPS language, enriched with many external functions for Case Based Reasoning support.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.