PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 42

Liczba wyników na stronie
first rewind previous Strona / 3 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 3 next fast forward last
1
Content available remote Implementation of multi-operand addition in FPGA using high-level synthesis
Smyk R., Czyżak M.
Przegląd Elektrotechniczny
|
2018
|
R. 94, nr 2
170--173
EN
The paper presents the results of high-level synthesis (HLS) of multi-operand adders in FPGA using the Vivado Xilinx environment. The aim was to estimate the hardware amount and latency of adders described in C-code. The main task of the presented experiments was to compare the implementations of the carry-save adder (CSA) type multi-operand adders obtained as the effect of the HLS synthesis and those based on the basic component being 4-operand adder with fast carry-chain available in FPGA’s implemented in Verilog. However, the HLS synthesis is simplifies the design and prototyping process but the received results indicate that the circuit obtained as the result of such synthesis requires twice more resources and is slower than its counterpart design using Verilog.
PL
W pracy zaprezentowano rezultaty syntezy wysokopoziomowej sumatorów wielo-operandowych w środowisku Vivado Xilinx. Celem pracy była ocena złożoności sprzętowej i opóźnienia sumatorów uzyskanych poprzez opis w języku C. Głównym zadaniem przeprowadzonych eksperymentów było porównanie implementacji sumatorów zachowujących przeniesienie otrzymanych w wyniku syntezy wysokopoziomowej i tych implementowanych w języku Verilog wykorzystujących łańcuch szybkich przeniesień w FPGA. Uzyskane rezultaty wskazują, że wprawdzie synteza wysokopoziomowa układów jest znacznie prostsza i pozwala na szybsze uzyskanie implementacji, jednak otrzymuje się struktury wymagające dwukrotnie większych zasobów sprzętowych niż to ma miejsce w przypadku użycia języka Verilog.
2
Content available System zdalnego monitorowania wnętrza pojazdu na urządzenia mobilne z systemem Android
Buriak J., Liwak C., Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2018
|
No. 95
277--286
PL
W pracy przedstawiono projekt i implementację autorskiego systemu do zdalnego nadzorowania wnętrza pojazdu. Zadaniem systemu jest umożliwienie zdalnego podglądu wnętrza pojazdu na żądanie użytkownika, jak też informowanie użytkownika o sytuacjach nadzwyczajnych. Opisano montaż systemu w pojeździe oraz jego instalację i konfigurację jak również aplikację na urządzenie mobilne z systemem Android wraz z wynikami testowania aplikacji. Zaprezentowano także przegląd systemów monitorowania wnętrza pojazdów obejmujący zarówno zaawansowane systemy monitorowania pojazdu używane przez firmy transportowe jak i proste aplikacje na telefony z systemem Android. Opisano ponadto istotne parametry kamer internetowych IP oraz metody transmisji obrazu i dźwięku w sieciach komputerowych i odpowiednie protokoły sieciowe.
EN
The work presents the design and implementation of a proprietary system for remote monitoring of the vehicle interior. The task of the system is to enable remote surveillance of the vehicle interior at the user's request, as well as informing the user about emergency situations. The paper describes the system design, its installation in the vehicle, configuration and software used to control the system. Moreover, an overview of vehicle interior monitoring systems is provided, including advanced vehicle monitoring systems used by transport companies as well as simple applications for Android phones. Also methods of image and sound transmission in computer networks and relevant network protocols are considered along with the parameters of IP cameras. Finally the results of the system testing are presented.
3
Content available Algorytmy wykrywania krawędzi w obrazie
Kowalski P., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2018
|
No. 96
243--254
PL
Wykrywanie krawędzi jest pierwszym etapem w cyfrowym przetwarzaniu obrazów. Operacja ta polega na usunięciu informacji takich jak kolor czy też jasność, a pozostawieniu jedynie krawędzi. Efektem tej operacji jest znaczna redukcja ilości danych do dalszej analizy. Pozwala to na zastosowanie w następnych etapach przetwarzania bardziej złożonych algorytmów rozpoznawania obiektów na podstawie kształtu. W artykule zaprezentowano zastosowanie algorytmów Robertsa, Sobela, Previtt, Kirscha i Scharra. Zaproponowano też nowy, efektywny obliczeniowo algorytm dedykowany do wykrywania krawędzi poziomych. Algorytmy zostały porównane w zastosowaniu do detekcji przewodów. Kryteriami porównania były skuteczność wykrywania krawędzi przewodów wysokiego napięcia oraz szybkość działania. Algorytmy zostały zaimplementowane z wykorzystaniem biblioteki OpenCV oraz przetestowane na zestawie zdjęć przedstawiających przewody wysokiego napięcia.
EN
Edge detection is the first step in digital image processing. This operation involves removing information such as colour or brightness and leaving edges. This data size reduction makes that the data amount for the further analysis is significantly smaller. This allows to use more complex algorithms for recognizing objects based on shape in the next processing stages. The work presents the application of the known edge detection algorithms as these of Roberts, Sobel, Prewitt, Kirch and Scharr. Moreover, a new, computationally effective, edge detection algorithm dedicated for horizontal edges is proposed. The algorithms have been compared for detection of electric wires. The criterions of comparison were the effectiveness of edge detection applied to high voltage wires and the speed of operation. The algorithms have been implemented using the OpenCV library and tested on a set of images of high voltage wires.
4
Content available RNS/TCS converter design using high-level synthesis in FPGA
Smyk R., Czyżak M.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2017
|
Nr 57
121--126
EN
An experimental high-level synthesis (HLS) of the residue number system (RNS) to two’s-complement system (TCS) converter in the Vivado Xilinx FPGA environment is shown. The assumed approach makes use of the Chinese Remainder Theorem I (CRT I). The HLS simplifies and accelerates the design and implementation process, moreover the HLS synthesized architecture requires less hardware by about 20% but the operational frequency is smaller by 30% than that for the VHDL designed converter.
PL
W pracy przedstawiono eksperymentalną wysokopoziomową syntezę w FPGA konwertera L systemu resztowego do systemu reprezentacji z uzupełnieniem do 2 (U2). W zastosowanym podejściu wykorzystano algorytm konwersji na bazie chińskiego twierdzenia o resztach (CRT 1), Zauważono, że synteza wysokopoziomowa ułatwia proces projektowania oraz zauważalnie skraca czas testowania układu. Zaprojektowana architektura konwertera przy wykorzystaniu syntezy wysokopoziomowej pochłania o około 20% zasobów układu FPGA mniej niż dla konwertera zaprojektowanego przy użyciu języka VHDL, jednak maksymalna częstotliwość pracy jest niższa o około 30%.
5
Content available Stereoskopowy pomiar odległości
Kowalski P., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2017
|
No. 89
281--291
PL
Pomiar odległości jest jedną z podstawowych operacji spotykanych w systemach przemysłowych i militarnych. W pracy przedstawiono urządzenie do precyzyjnego pomiaru małych odległości nieprzekraczających 15 m. Urządzenie będzie zainstalowane na platformie mobilnej przewidzianej do pomiaru temperatury linii wysokiego napięcia z użyciem kamery termowizyjnej. Pomiar tą metodą wymaga określenia odległości od obiektu. Wartość odległości jest konieczna do prawidłowej interpretacji obrazu z kamery. Zaproponowano stereoskopowy pomiar odległości z użyciem dwóch kamer. Metoda taka umożliwia pomiar odległości od dowolnego punktu widocznego w dwóch kamerach. Kąt widzenia urządzenia jest zbliżony do kąta widzenia kamer, a więc nie ma potrzeby precyzyjnego nakierowywania urządzenia na obiekt. Najważniejszym zagadnieniem jest wyznaczenie współrzędnych obiektu w obrazie z kamer. Jest to generalnie zadanie o dużej złożoności obliczeniowej. W przeprowadzonym eksperymencie obiekt jest wykrywany na podstawie barwy i jasności.
EN
The distance measurement is one of the basic operations encountered in industrial systems or military. In this work a device for the precise measurement of small distances not exceeding 15 m is presented. The device will be installed on a mobile platform that will be applied for temperature measurement of high voltage lines with the use of the infrared camera. The temperature measurement by this method requires the determination of the distance to the object. The distance is needed for the proper interpretation of the camera output. The stereoscopic distance measurement using two cameras is proposed. The method allows for the measurement of distance from any point visible in both cameras. The viewing angle of the device is close to the viewing angles of cameras so there is no need for centering the device onto the object. The most important problem is the determination of object coordinates in the picture captured from the camera. It is, in general, the task of high computational complexity. In the performed experiment the object position is being determined using its colour and intensity. The measurement algorithm is described along with the selected results.
6
Content available High level synthesis in FPGA of TCS/RNS converter
Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2017
|
No. 91
143--154
EN
The work presents the design process of the TCS/RNS (two's complement–to– residue) converter in Xilinx FPGA with the use of HLS approach. This new approach allows for the design of dedicated FPGA circuits using high level languages such as C++ language. Such approach replaces, to some extent, much more tedious design with VHDL or Verilog and facilitates the design process. The algorithm realized by the given hardware circuit is represented as the program in C++. The performed design experiments had to show whether the obtained structures of TCS/RNS converter are acceptable with respect to speed and hardware complexity. The other aim of the work was to examine whether it is enough to write the program in C++ with the use of basic arithmetic operators or bit–level description is necessary. Finally, we present the discussion of results of the TCS/RNS converter design in Xilinx Vivado HLS environment.
7
Content available Improved magnitude estimation of complex numbers using alpha max and beta min algorithm
Smyk R., Czyżak M.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2016
|
Nr 51
167--171
EN
The paper presents an improved algorithm for calculating the magnitude of complex numbers. This problem, which is a special case of square rooting, occurs for example, in FFT processors and complex FIR filters. The proposed method of magnitude calculation makes use of the modified alpha max and beta min algorithm. The improved version of the algorithm allows to control the maximum magnitude approximation error by using an adequate number of approximation regions. In this way it is possible to reduce the maximum error to 3.95% for one region, and 0.24% and 0.06% for four and eight regions, respectively. This algorithm in its basic form requires only two multiplications by a constant and one addition which are preceded by the choice of greater of two arguments with respect to their absolute values. The improved version requires one general division to determine the proper approximation region. The algorithm implementation issues are considered in the accompanying paper.
PL
W artykule przedstawiono ulepszony algorytm aproksymacji modułu liczby zespolonej. Wyznaczanie modułu liczby zespolonej wymagane jest przykładowo przy realizacji FFT i filtracji cyfrowej sygnałów zespolonych. Jest to specjalny przypadek obliczania pierwisatka kwadratowego. Wersja ulepszona algorytmu umożliwia pełną kontrolę maksymalnego błędu wyznaczania modułu liczby zespolonej. Możliwe jest to dzięki wyprowadzeniu ogólnej postaci algorytmu dla dowolnej liczby regionów aproksymacji. Umożliwia to redukcję wspomnianego błędu aproksymacji z 3,95% dla jednego regionu, do przykładowo 0,24% dla czterech regionów i 0,06% dla ośmiu regionów aproksymacji. Proponowana metoda bazuje na zmodyfikowanej wersji algorytmu alpha max beta min. Algorytm ten wymaga najpierw porównania wartości bezwzględnych części rzeczywistej i części urojonej liczby zespolonej w celu wyznaczenia większej z nich. Następnie algorytm w wersji podstawowej z jednym regionem aproksymacji konieczne jest wykonanie tylko dwóch mnożeń przez stałą oraz jednego sumowania. W wersji ulepszonej wykonywane jest dodatkowe dzielenie celem wyznaczenia odpowiedniego regionu aproksymacji. Zastosowano tu beziteracyjny algorytm dzielenia. Szczegółowe zagadnienia związane z implementacją układową ulepszonej wersji algorytmu zostały przedstawione w artykule towarzyszącym.
8
Content available Implementation of magnitude calculation of complex numbers using improved alpha max plus beta min algorithm
Smyk R., Czyżak M.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2016
|
Nr 51
173--179
EN
The paper presents the hardware implementation of the improved alpha max plus beta min algorithm for calculating the magnitude of complex numbers. This version of the algorithm requires the general division which is performed using a noniterative multiplicative division algorithm. We analyze in detail the division algorithm, its error and the impact of finite word-length signal representations on the assumed total computation error. An analysis is performed to determine the binary length of operands at each stage of the magnitude calculator in order not to exceed the assumed total error. An FPGA implementation is presented along with its hardware requirement and delay.
PL
W artykule przedstawiono układową implementację ulepszonego algorytmu wyznaczania modułu liczby zespolonej. Wersja ta wymaga realizacji dzielenia sprzętowego. Zaproponowano wykorzystanie własnej nieiteracyjnej metody dzielenia. Wykonano szczegółową analizę algorytmu dzielenia pod kątem wyznaczenia wpływu skończonej długości reprezentacji binarnych sygnału wejściowego i sygnałów wewnętrznych układu na całkowity błąd dzielenia. Oszacowano również błąd całkowity obliczania modułu liczby zespolonej wynikający z wykorzystania nieiteracyjnej metody dzielenia. Ostatecznie wyprowadzono zależności pozwalające na dobór długości binarnej reprezentacji współczynników algorytmu dzielenia, przy której nie zostanie przekroczony maksymalny błąd obliczania modułu wynikający z właściwości numerycznych. Finalnie przedstawiono realizację rozwiązania układowego dedykowanego dla FPGA wraz z wynikiem syntezy w środowisku Xilinx.
9
Content available Realizacja na poziomie RTL obliczania pierwiastka kwadratowego z użyciem metody nieodtwarzającej
Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2016
|
No. 87
279--288
PL
Obliczanie pierwiastka kwadratowego jest jedną z kluczowych operacji cyfrowego przetwarzania sygnałów szczególnie przy obliczaniu modułu sygnałów zespolonych. W pracy przedstawiono algorytm obliczania pierwiastka kwadratowego metodą nieodtwarzającą oraz jego układową realizację. Metoda umożliwia oszczędną realizację układową bazującą na sumatorach i rejestrach. Przeanalizowano wymagania sprzętowe obliczania pierwiastka kwadratowego dla operandów 8-, 16- i 32-bitowych. Przedstawiono implementację w VHDL oraz wynik syntezy układu dla wybranych wariantów w środowisku Altera Quartus II FPGA.
EN
Computation of square root is the crucial operation in digital signal processing, especially when computing the modulus of complex signals. In this work we present the square rooting algorithm using non-restoring method and its implementation at the RTL level. The method allows for compact realization that uses adders and registers only. The hardware requirements for square rooting for 8-, 16- and 32-bit operand have been analyzed. An VHDL implementation has been presented as well as the results of synthesis for the chosen variants in Altera Quartus II environment.
10
Content available Internet system for supply and temperature control in server rooms
Kowalski P., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2016
|
No. 86
425--435
EN
The paper presents an internet system to manage 230 V electric devices in computer server rooms. The system is realized as the power strip connected to one of servers through the USB port. The system allows for the real-time temperature measurement and provides the maintenance-free operation. Moreover, it allows to turn on or off the connected devices using information from temperature sensors. Also it is possible to turn on or off every single socket disregarding temperature. The user communicates with the system through the web browser, and no dedicated software is required on the client side. The system has been installed and verified experimentally.
11
Content available remote Projekt wstępny układu wykonawczego napędu sterolotek dla pocisku rakietowego kalibru 72 mm
Chodnicki M., Czyżak M., Machowski B., Rosiak J., Szklarski A.
Mechanik
|
2016
|
R. 89, nr 7
657--659
PL
Przyjęto założenie, że każdy ster może być napędzany oddzielnym i niezależnym aktuatorem, natomiast praca cyfrowego kontrolera pozwala realizować odpowiednim sterom funkcje sterów lub lotek (ogólnie – sterolotek). Rozwiązanie z pozoru wymagające większego skomplikowania układu elektronicznego powala wykonać jednak mechanizm sterowy, powtarzalny i realizowalny technicznie. Rozwiązanie tego typu wykorzystano w modelu pocisku kalibru 72 mm.
EN
It is assumed that each rudder can be driven by a separate and independent actuator and the work of the digital controller can implement the appropriate functions rudders and ailerons (general – elevons). The solution apparently requires greater complexity of the electronics knocks do, however, steering mechanism, repetitive and realizable. This solution was used in the model of the missile of caliber 72 mm.
12
Content available FPGA computation of magnitude of complex numbers using modified CORDIC algorithm
Czyżak M., Smyk R.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2015
|
Nr 47
35--38
EN
In this work we present computation of the magnitude of complex numbers using a modified version of the CORDIC algorithm that uses only five iterations. The relationship between the computation error and the number of CORDIC iterations are presented for floating-point and integer arithmetics. The proposed modification of CORDIC for integer arithmetic relies upon the introduction of correction once basic computations are performed in order to reduce the maximum error. The correction value is derived using the coordinate and magnitude values obtained after the fifth iteration. The correction allows to reduce the maximum error by about 79%. The exemplary FPGA implementation of the modified algorithm is also presented.
PL
W pracy zaprezentowano obliczanie modułu liczb zespolonych przy zastosowaniu zmodyfikowanego algorytmu CORDIC, który wykorzystuje tylko pięć iteracji. Podano związek między błędem aproksymacji a liczbą iteracji dla arytmetyki zmiennoprzecinkowej i całkowitej. Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega na wprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszenia błędu maksymalnego. Korekcja jest wprowadzana na podstawie współrzędnych otrzymanych po piątym stopniu algorytmu. Pokazano także przykładową implementacje algorytmu w FPGA.
13
Content available Zdalny pomiar prądu z możliwością obróbki cyfrowej w FPGA
Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2015
|
No. 84
153--159
PL
W artykule przedstawiono realizację modułowego systemu pomiarowo-kontrolnego sterującego wariantami zasilania odbiorników 230 V. System umożliwia kontrolę poboru prądu przez urządzenia infrastruktury informatycznej w biurze. Wykrywa moment pojawienia się obniżonego poboru prądu przez urządzenia. Umożliwia to odłączenie ich od zasilania celem obniżenia kosztów zużycia energii. Do pomiaru prądu wykorzystano moduły przetworników scalonych prąd/napięcie. W ramach pracy zrealizowano rozproszony moduł sprzętowy akwizycji i wysyłania danych pomiarowych z transmisją bezprzewodową w standardzie Zigbee, między punktem pomiarowym a monitorującym oraz między punktem monitorującym a wykonawczym. Moduł pomiarowy zrealizowano w układzie Altera.
EN
The paper presents the implementation of a modular control measurement system that controls the mains supply of 230V equipment. The system realizes the control of current consumption by the computer infrastructure in an office. The system detects the condition of lower current consumption. It allows to cut off the selected devices from the supply in order to reduce the energy cost. The integrated converters current/voltage are used to measure currents. In this work also a hardware module that performs data acquisition with a use of wireless transmission between the measurement and the monitoring points is presented. For transmission the Zigbee standard has been applied. The measurement module has been impemented in the Altera FPGA environment.
14
Content available Obliczanie modułu liczby zespolonej w FPGA z użyciem algorytmu CORDIC
Czyżak M., Smyk R.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2015
|
No. 84
161--171
PL
W pracy przedstawiono obliczanie modułu liczb zespolonych z użyciem zmodyfikowanej wersji algorytmu CORDIC przy zastosowaniu pięciu stopni iteracyjnych. Zaprezentowano zależność wielkości błędu od liczby stopni algorytmu CORDIC dla arytmetyki zmiennoprzecinkowej jak również zbadano wpływ użycia arytmetyki całkowitej. Zaproponowana modyfikacja algorytmu CORDIC dla arytmetyki całkowitej polega na wprowadzeniu korekcji po zakończeniu podstawowych obliczeń w celu zmniejszenia maksymalnego błędu. Wartość korekcji jest ustalana na podstawie stosunku współrzędnych uzyskanych po piątym stopniu iteracyjnym. Korekcja pozwala na około dwukrotną redukcję błędu maksymalnego. W pracy pokazano też przykładową architekturę układu realizującego zmodyfikowany algorytm w układzie FPGA.
EN
The work presents computation of the magnitude of complex numbers with a modified version of the CORDIC algorithm using five iteration steps. A relationship between the error and the number of CORDIC iterations for floating point arithmetic was examined as well as the impact of using the integer arithmetic. The proposed modification of the algorithm for integer arithmetic relies upon the introduction of a correction after performing the assumed number CORDIC iterations The correction value is established upon the approximate quotient of coordinates obtained after the fifth iteration step. Such correction allows to reduce the maximum error approximately by half. The architecture implementing the algorithm in the FPGA is also shown.
15
Content available Remote current measurement with FPGA digital processing
Smyk R., Czyżak M.
Computer Applications in Electrical Engineering
|
2015
|
Vol. 13
310--318
EN
The work presents an implementation of a modular measurement and control system that controls variants of mains supply of 230V electrical equipment. The system allows to supervise power consumption in the office electronic equipment. The system detects the instant of the reduced power consumption by a device and makes possible its switch-off in order to reduce energy cost. The current is measured with integrated current/voltage converters. The customized hardware has been built for the distributed acquisition system that includes: the data sending module with wireless transmission using ZigBee standard between the measurement point and monitoring point and switching devices. The measurement module was implemented using Altera FPGA.
16
Content available On configuration of residue scaling process in pipelined radix-4 MQRNS FFT processor
Smyk R., Czyżak M.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2014
|
No. 80
145--150
EN
Residue scaling is needed in pipelined FFT radix-4 processors based on the Modified Quadratic Residue Number System (MQRNS) at the output of each butterfly. Such processor uses serial connection of radix-4 butterflies. Each butterfly comprises n subunits, one for each modulus of the RNS base and generates four complex residue numbers. In order to prevent the arithmetic overflow in the succesive stage, every number has to be scaled, i.e. divided by a certain constant. The dynamic range of the processed signal increases due to the summation within the butterfly and the transformation of coefficients of the FFT algorithm to integers. The direct approach would require eight residue scalers that would be highly ineffective regarding that such a set of scalers had to be placed after each butterfly. We show and analyze a structure which uses parallel-to-serial transformation of groups of numbers so that only two scalers are needed.
17
Content available FPGA realization of an improved alpha max plus beta min algorithm
Czyżak M., Smyk R.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2014
|
No. 80
151--160
EN
The improved version of the alpha max plus beta min square-rooting algorithm and its realization in the Field Programmable Gate Array (FPGA) are presented. The algorithm computes the square root to calculate the approximate magnitude of a complex sample. It is especially useful for pipelined calculations in the DSP. The improved version allows to reduce the peak error from about 4% to 0.33%. This is attained by determination of the approximate ratio of arguments and adequate selection of algorithm coefficients. Four approximation regions are used and hence four sets of coefficients. Also a Xilinx FPGA implementation for 12-bit sign magnitude numbers is shown.
18
Content available On simplification of residue scaling process in pipelined Radix-4 MQRNS FFT processor
Smyk R., Czyżak M.
Computer Applications in Electrical Engineering
|
2014
|
Vol. 12
588--596
EN
Residue scaling is needed in pipelined FFT radix-4 processors based on the Modified Quadratic Residue Number System (MQRNS) at the output of each butterfly. Such processor uses serial connection of radix-4 butterflies. Each butterfly comprises n subunits, one for each modulus of the RNS base and generates four complex residue numbers. In order to prevent arithmetic overflow intermediate results after each butterfly have to be scaled, i.e. divided by a certain constant. The number range of the processed signal increases due to transformation of coefficients of the FFT algorithm to integers and summation and multiplication within the butterfly. The direct approach would require eight residue scalers that would be highly ineffective regarding that such a set of scalers had to be placed after each butterfly. We show and analyze a structure which uses parallel-to-serial transformation of groups of numbers so that only two residue scalers are needed.
19
Content available Scaling of numbers in residue arithmetic with the flexible selection of scaling factor
Ulman Z., Czyżak M., Smyk R.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2013
|
No. 76
175--179
EN
A scaling technique of numbers in residue arithmetic with the flexible selection of the scaling factor is presented. The required scaling factor can be selected from the set of moduli products of the Residue Number System (RNS) base. By permutation of moduli of the number system base it is possible to create many auxiliary Mixed-Radix Systems (MRS). They serve as the intermediate systems in the scaling process. All MRS's are associated with the given RNS with respect to the base, but they have different sets of weights. For the scaling factor value resulting from the requirements of the given signal processing algorithm, the suitable MRS can be chosen that allows to obtain the scaling result in most simple manner.
20
Content available Pipelined scaling of signed residue numbers with the mixed-radix conversion in the programmable gate array
Czyżak M., Smyk R., Ulman Z.
Poznan University of Technology Academic Journals. Electrical Engineering
|
2013
|
No. 76
89--99
EN
In this work a scaling technique of signed residue numbers is proposed. The method is based on conversion to the Mixed-Radix System(MRS) adapted for the FPGA implementation. The scaling factor is assumed to be a moduli product from the Residue Number System (RNS) base. Scaling is performed by scaling of terms of the mixed-radix expansion, generation of residue representations of scaled terms, binary addition of these representations and generation of residues for all moduli. The sign is detected on the basis of the value of the most significant coefficient of the MRS representation. For negative numbers their residues are adequately corrected. The basic blocks of the scaler are realized in the form of the modified two-operand modulo adders with included additional multiply and modulo reduction operations. The pipelined realization of the scaler in the Xilinx environment is shown and analyzed with respect to hardware amount and maximum pipelining frequency. The design is based on the LUTs(26x 1) that simulate small RAMs serving as the main component for the look-up realization.
first rewind previous Strona / 3 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.