PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 9

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Komparatory hierarchiczne - metody opisu, wyniki syntezy
Salauyou V., Gruszewski M.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
498--500
PL
Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metody opisu komparatorów w postaci piramidalnych struktur hierarchicznych. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny. Badania eksperymentalne wykonano dla komparatorów 64-bitowych w środowisku Quartus II firmy Altera. Przeprowadzone badania wykazały, że istnieją struktury hierarchiczne, które są bardziej efektywne od wbudowanej funkcji lpm_compare pakietu Quartus II. W najlepszym przypadku uzyskano zmniejszenie maksymalnego czasu propagacji o 44%.
EN
The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor [10]. Section 1 describes the notion of a digital comparator, its basic usage [1-4] and research directions [6-10]. Section 2 presents the general hierarchical structure of the comparator (Fig. 2). Section 3 describes the method of building new hierarchical structures of 64-bit comparators. Section 4 presents the results of experimental research. Comparators were built and tested in the Altera Quartus II environment. In the experimental research, the 64-bit hierarchical comparators were compared with the 64-bit comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The research was conducted on three CPLD families (MAX 3000 A, MAX II and MAX V) and two FPGA families (Cyclone III and Arria II GX). Three parameters were compared: implementation cost, maximum propagation delay and overall power dissipation. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. For the MAX 3000 A family, the implemented hierarchical methods of comparator synthesis show the improved results: 32% in the implementation cost, 44% in the maximum propagation delay and 18% in the overall power dissipation. The improved results for Arria II are as follows: 17% in the implementation cost and 26% in the maximum propagation delay.
2
Content available Implementacja w strukturach CPLD/FPGA komparatorów hierarchicznych z wykorzystaniem równoległo-szeregowej metody syntezy
Salauyou V., Gruszewski M.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
468--470
PL
Praca dotyczy syntezy komparatorów binarnych w strukturach CPLD/FPGA. Do budowy komparatorów wykorzystano struktury hierarchiczne i równoległo-szeregowe metody syntezy. Badania eksperymentalne wykonano dla komparatorów 128-bitowych oraz 256-bitowych w środowisku Quartus II firmy Altera. Wybrane parametry porównano z wynikami uzyskanymi za pomocą funkcji lpm_compare. Dla komparatorów 128-bitowych uzyskano zmniejszenie kosztu realizacji o 13% oraz zmniejszenie ich maksymalnego czasu propagacji do 38%. W przypadku komparatorów 256-bitowych uzyskano zmniejszenie kosztu realizacji o 19% oraz zmniejszenie ich maksymalnego czasu propagacji do 54%.
EN
The paper deals with the problem of a binary comparator synthesis in CPLD/FPGA structures. The comparators were built with the usage of the Verilog language and the Quartus II graphics editor [10]. Section 1 describes the notion of a digital comparator, its basic usage [1-4] and research directions [6-10]. Section 2 presents the general hierarchical structure of the comparator (Fig. 1). Section 3 describes the parallel-serial method of the comparator synthesis [10]. This method was used in the first level comparator synthesis in hierarchical structures of 128-bit and 256-bit comparators. Section 4 presents the results of experimental research. The comparators were built and tested in the Altera Quartus II environment. In the experimental investigations, hierarchical comparators (128-bit and 256-bit) were compared with the comparators (128_lpm and 256_lpm) built with the direct usage of the lpm_compare library function of the Quartus II package. The research was conducted on two CPLD families (MAX II and MAX V) and on four FPGA families (Cyclone III, Arria II GX, Arria V GZ and Stratix III). Two parameters, the implementation cost and the maximum propagation delay, were compared. For 128-bit comparators, the implementation cost was reduced by 13% and the maximum propagation delay was reduced up to 38% (depending on the family of FPGA structures). For 256-bit comparators, the implementation cost was reduced by 19% and the maximum propagation delay was reduced up to 54% (depending on the family of FPGA structures).
3
Synteza 128-bitowych komparatorów hierarchicznych w strukturach CPLD/FPGA
Gruszewski M.
Elektronika : konstrukcje, technologie, zastosowania
|
2014
|
Vol. 55, nr 6
51-54
PL
Praca poświęcona jest problematyce syntezy komparatorów binarnych w strukturach CPLD/FPGA. Opracowano metodę syntezy w postaci piramidalnych struktur hierarchicznych. Badania eksperymentalne wykonano dla komparatorów 128-bitowych w środowisku Quartus II firmy Altera. Do budowy komparatorów wykorzystano język Verilog i edytor graficzny pakietu Quartus II. Efektywność przedstawionej metody określono na podstawie badań eksperymentalnych. Porównano wybrane parametry komparatorów o strukturze hierarchicznej z parametrami komparatora zbudowanego z bezpośrednim wykorzystaniem funkcji bibliotecznej lpm_compare pakietu Quartus II. Przeprowadzone badania wykazały istnienie struktur hierarchicznych, które są lepsze od wbudowanej funkcji lpm_compare. Najlepsze wyniki badań wykazały zmniejszenie kosztu realizacji oraz maksymalnego czasu propagacji odpowiednio o 11% i 45%.
EN
The paper deals with the problem of binary comparator synthesis in CPLD/FPGA structures. Synthesis method was developed in the form of pyramidal hierarchical structures. Experimental research was carried out on 128-bit comparators in the Altera Quartus II environment. Comparators were built with the usage of the Verilog language and the Quartus II graphics editor. Effectiveness of the presented method was defined on the basis of experimental research. Selected parameters of hierarchical comparators were compared with parameters of the comparator built with the direct usage of the lpm_compare library function of the Quartus II package. The conducted research demonstrates the existence of hierarchical structures which are better than the in-built lpm_compare function. The best test results show that implementation cost and maximum propagation delay were reduced by 11% and 45% respectively.
4
Content available remote Metoda pomiaru rozkładu luminancji w polu pracy wzrokowej
Gruszewski M.
Przegląd Elektrotechniczny
|
2007
|
R. 83, nr 5
78-80
EN
The article introduces a method of measuring luminance distribution within the visual work field and the construction of a measuring head. The novel solution involves the use of conical ring light guide elements which, owing to corresponding geometry, gather the luminous flux from definite areas and enable simultaneous luminance measurement of these areas.
PL
W artykule przedstawiono metodę pomiaru rozkładu luminancji w polu pracy wzrokowej oraz konstrukcję głowicy pomiarowej. Nowatorskie rozwiązanie polega na zastosowaniu stożkowo-pierścieniowych elementów światłowodowych, które dzięki odpowiedniej geometrii zbierają strumień świetlny z określonych obszarów i umożliwiają jednoczesny pomiar luminancji tych obszarów.
5
Content available Zastosowanie integratora stochastycznego w procesie otrzymywania wyników samotestowania układów hybrydowych
Jarmolik V., Gruszewski M.
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
|
2002
|
Z.1
61-69
PL
W pracy przeprowadzono badanie odwzorowania niesprawności testowanego układu w błędy różnego stopnia. Na podstawie tych badań przedstawiony został taki sposób otrzymywania wyników testowania, który jest najbardziej odpowiedni (pozwala zwiększyć wiarygodność
EN
The work proposes the analysis of an inefficiency of a tested system in different degree errors. On the ground of this examination the most applicable method of receiving test results is presented. It allows to increase the credibility of results during hybrid built-in self-tests.
6
Content available Cyfrowy generator sygnałów sinusoidalnych do testowania i weryfikacji układów analogowo-cyfrowych
Jarmolik V., Gruszewski M.
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
|
2002
|
Z.1
53-61
PL
W artykule przedstawiony jest cyfrowy generator sygnałów sinusoidalnych, który wchodzić może w skład uniwersalnego modułu do samotestowania układów analogowo-cyfrowych (mixed-signal). Sygnał sinusoidalny okazuje się najbardziej złożonym sygnałem (z punktu widzenia jego kształtowania) w porównaniu z innymi sygnałami (np. trójkątnym, piłokształtnym, czy prostokątnym). Tradycyjnie generator sygnału sinusoidalnego zbudowany jest z układu sterowania i bloku pamięci, w której znajdują się dyskretne próbki 1/4 części okresu tego sygnału. Przedstawione w artykule podejście oparte jest na wykorzystaniu stochastycznego integratora, który jest podstawowym elementem generatora. Praca generatora sprawdzona została przy pomocy symulacji komputerowej.
EN
The article describes the digital generator of sinusoidal signals which can be a part of a universal module designed for a self-testing of mixed-signal systems. The sinusoidal signal appears to be the most complex (considering its construction) in comparison with the others (e.g. triangular, pentagonal, rectangular signals). A standard generator of a sinusoidal signal is built by a control unit and a block of memory. A memory contains discreet samples of 1/4 part of a period of a sinusoidal signal. The approach presented in the article is based on idea of a stochastic integrator- a fundamental constituent of a generator. The work of a generator was tested by a computer simulation.
7
Nowy sposób projektowania uniwersalnego modułu do samotestowania układów hybrydowych
Jarmolik W., Gruszewski M.
Elektronika : konstrukcje, technologie, zastosowania
|
2001
|
Vol. 42, nr 4
26-28
PL
W artykule przedstawiony jest nowy sposób projektowania uniwersalnego modułu do samotestowania układów hybrydowych (mixed-signal), który pozwala wytwarzać szeroki zakres sygnałów testowych i analizować odpowiedzi testowanych układów z wysokim stopniem wiarygodności. Przedstawione podejście oparte jest na wykorzystaniu stochastycznego integratora, który jest podstawowym elementem uniwersalnego modułu. Dodatkowo praca zawiera zwięzły opis podstawowych sygnałów testowych, schematy blokowe układów do wytwarzania przedstawionych sygnałów i sposoby analizy wyników testowania.
EN
The article presents a new design of the universal module necessary to obtain the mixed-signal units. The mixed-signal units allow to construct the wide extent of test-signals and analyse the response of evaluated components with a high credibility. The presented approach is based on idea of the stochastic integrator; an essential constituent of the universal module. Additionally, the writing includes the brief description of major test-signals and block-unit plans required to develop the signals characterized above. The work also proposes several ways of analysis of the final test results.
8
Content available remote Real-time shadow casting in virtual studio
Wojdała A., Gruszewski M., Olech R.
Machine Graphics and Vision
|
2000
|
Vol. 9, No. 1/2
315-329
EN
Combining real and computer-generated imaginery, Visual Studio imposes the requirement for these two worlds to interact properly in the composite image. In particular, it is expected that shadows will be correctly cast between the virtual and real environments. This paper describes real-time algoriths, that allow actors and real object to cast shadows on virtual elements of the scene and vice versa.
9
Content available remote Real-time depth-of-field algorithm for virtual studio
Wojdała A., Gruszewski M., Dudkiewicz K., Donotek M.
Machine Graphics and Vision
|
1998
|
Vol. 7, No. 1/2
5-14
EN
Since the beginning of realistic image synthesis, depth of field was considered an important, though computationally expensive factor enhancing the realism of computer generated images. Introduction of virtual reality techniques created the demand for this effects to be at least interactive. This paper describes physically-based, real-time depth of field algorithm, addressing the needs of even more demanding application-virtual TV studio.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.