Wraz z rozwojem scalonych układów cyfrowych, o coraz większej liczbie elementów logicznych, których praca jest synchronizowana sygnałem zegarowym, właściwa dystrybucja tego sygnału na powierzchni układu scalonego staje się jednym z kluczowych zagadnień projektowania tych układów, Jest ono uważane obecnie za decydujące dla ich dalszego rozwoju. W pracy przedstawiono parametry charakteryzujące układy dystrybucji sygnału zegarowego, problemy wywołane rozbudową tych układów oraz sposoby ich rozwiązywania w cyfrowych układach VLSI. Ilustracją tych rozwiązań są układy zastosowane w procesorach IBM i DEC.
EN
The continuos development of digital ICs leading to more and more number of logic elements that proper work is synchronised by the clock signal causes that the proper distribution of the clock signal on the chip is one of the more crucial problems during such ICs design. In the paper, the parameters of clock distribution, the problems arising from more and more its complexity and the ways to cope with them are presented. It is illustrated by the newest solutions applied in IBM and DEC processors.
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.