Wyniki wyszukiwania - BazTech

1

Image cryptography evaluation environment

Augustyn M., Śniatała P., Melosik M.

Elektronika : konstrukcje, technologie, zastosowania

|

2017

|

Vol. 58, nr 10

24--26

EN

The paper presents an evaluation enviroment which can be used as a testing platform for image cryptography algorithms. The system was prepeared in Java which makes it felxible in terms of computer platform. The idea of the environment allows, in an easy way, implementing new components used in the encryption procedure. Main quality measurements i.e., entropy for original and encrypted image,correlation between encrypted and original images, and peak signal-to-noise ratio (PNSR) are calculated. Henon map, logistic map and Tinkerbell map are proceeded in the proposed evalutation environment.

PL

Artykuł przedstawia środowisko komputerowe wspomagające ocenę jakości algorytmów kryptograficznych. System opracowano w języku Java, co umożliwia jego użycie na wielu platformach komputerowych. Koncepcja zrealizowanego środowiska umożliwia łatwą implementację nowych realizacji algorytmów kryptograficznych. Automatycznie wyliczane są główne parametry określające jakość szyfrowania obrazu: entropia, korelacja między obrazem oryginalnym i zaszyfrowanym, współczynnik PSNR. Zastosowanie systemu zilustrowano na przykładzie znanych metod szyfrowania obrazu: Henon map, logistic map oraz Tinkerbell map.

2

Hardware Trojans detection in chaos-based cryptography

Melosik M., Sniatala P., Marszalek W.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2017

|

Vol. 65, nr 5

725--732

EN

The paper deals with the security problems in chaotic-based cryptography. In particular, the 0–1 test for chaos is used to detect hardware Trojans in electronic circuits – generators of chaotic bit sequences. The proposed method of detecting hardware Trojans is based on analyzing the original bit sequences through the 0–1 test yielding a simple result, either a number close to 1, when the examined bit sequence is chaotic, or a number close to 0, when the sequence is non-chaotic. A complementary result is a graph of translation variables qc and pc which form a basis of the 0–1 test. The method does not require any extra corrections and can be applied to relatively short sequences of bits. This makes the method quite attractive as the security problems are dealt with at the chaotic generator level, with no need to apply any extractors of randomness. The method is illustrated by numerical examples of simulated Trojans in chaotic bit generators based on the analog Lindberg circuit as well as a discrete system based on the logistic map.

3

On the 0/1 test for chaos in continuous systems

Melosik M., Marszalek W.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2016

|

Vol. 64, nr 3

521--528

EN

In this paper we discuss in detail the resonance and oversampling features of the 0/1 test for chaos in continuous systems and propose methods to avoid those undesired features. Our method is based on certain frequency properties of the 0/1 test. When reconstructing the phase space, our approach is compared with the first minimum of the mutual information method. Several numerical results for typical chaotic systems (including memristive circuits) are included.

4

FPAA Accelerator for Machine Vision systems

Szczęsny S., Handkiewicz A., Naumowicz M., Melosik M.

Przegląd Elektrotechniczny

|

2015

|

R. 91, nr 9

184-187

EN

This article presents a proposition of an FPAA-type programmable accelerator for image preprocessing. The structure of the accelerator is modelled basing on CPLD digital circuits. The innovation here – is using the current mode, which makes it possible to implement the accelerator in nanometre technologies. Another original solution proposed in the work is a reconfigurable multi-output current mirror. The article describes the hardware layer and a method for programming it. An implementation of an RGB-to-YCrCb colour space converter is presented. Moreover physical parameters obtained in post-layout simulations are presented as well. The solution can be used as a standalone programmable circuit or as an IPcore for a larger analogue-digital system.

PL

W artykule przedstawiono propozycję programowalnego akceleratora typu FPAA do wstępnej obróbki obrazu. Struktura akceleratora wzorowana jest na cyfrowych układach CPLD. Innowacyjność polega na wykorzystaniu trybu prądowego, co umożliwia realizację akceleratora w technologiach nanometrowych. Kolejnym oryginalnym rozwiązaniem zaproponowanym w pracy jest rekonfigurowalne wielowyjściowe zwierciadło prądowe. W artykule omówiono warstwę sprzętową oraz metodę jej programowania. Zaprezentowano implementację konwertera przestrzeni barw RGB do YCrCb w akceleratorze i przedstawiono parametry fizyczne uzyskane w symulacjach post-layoutowych. Rozwiązanie może być wykorzystane jako samodzielny układ programowalny lub IP-core większego systemu analogowo-cyfrowego.

5

2D DCT compression in the switched-current technique

Szczęsny S., Kropidłowski M., Handkiewicz A., Melosik M., Śniatała P.

Przegląd Elektrotechniczny

|

2014

|

R. 90, nr 9

94-97

EN

The article presents a methodology for designing an analogue processor for a DCT compression using methods and strategies for designing digital circuits: the row strategy, a standard digital router and an automatic synthesis of architecture from its description in a VHDL-AMS language. The correctness of work of the topography has been verified with post-layout simulations of processing an exemplary image in the compressing task, using the discrete cosine transform. The quality of processing has been compared with other solutions available in literature by calculating the PSNR and Accuracy coefficients for the processed image. The article also presents changes of the PSNR coefficient depending on the level of the applied compression.

PL

W artykule zaprezentowana została metodologia projektowania analogowego procesora kompresji DCT z wykorzystaniem metod i strategii projektowania układów cyfrowych: strategii wierszowej, standardowego cyfrowego routera oraz metod automatycznej syntezy architektury z jej opisu w języku VHDL-AMS. Poprawność działania topografii zweryfikowana została symulacjami post-layoutowymi procesu przetwarzania przykładowego obrazu w zadaniu jego kompresji za pomocą dyskretnej transformaty kosinusowej. Jakość przetwarzania porównana została z innymi rozwiązaniami dostępnymi w literaturze poprzez wyliczenie współczynników PSNR oraz Accuracy dla przetworzonego obrazu. W artykule zaprezentowano również zmiany współczynnika PSNR w zależności od stopnia zastosowanej kompresji.

6

Automation of CMOS technology migration illustrated by RGB to YCrCb analogue converter

Naumowicz M., Melosik M., Katarzynski P., Hankiewicz A.

Opto-Electronics Review

|

2013

|

Vol. 21, No. 3

326-331

EN

The paper illustrates a practical example of technology migration applied to the colour space converter realized in CMOS technology. The element has analogue excitation and response signals expressed in current mode. Such converter may be incorporated into an integrated vision sensor for preconditioning acquired image data. The idea of a computer software tool supporting the automated migration and design reuse is presented as the major contribution. The mentioned tools implement the Hooke-Jeeves direct search method for performing the multivariable optimization. Our purpose is to ensure transferring the circuit between usable fabrication technologies and preserving its functional properties. The colour space converter is treated as the case study for performance evaluation of the proposed tool in cooperation with HSPICE simulation software. The original CMOS technology files for Taiwan semiconductor (TSMC) plant were utilized for the research. The automated design migration from 180 nm into 90 nm resulted with obtaining compact IC layout characterized by a smaller area and lower power consumption. The paper is concluded with a brief summary that proves the usability of the proposed tool in designing CMOS cells dedicated for low power image processing.

7

Analogue CMOS ASICs in image processing systems

Jendernalik W., Blakiewicz G., Handkiewicz A., Melosik M.

Metrology and Measurement Systems

|

2013

|

Vol. 20, nr 4

613--622

EN

In this paper a survey of analog application specific integrated circuits (ASICs) for low-level image processing, called vision chips, is presented. Due to the specific requirements, the vision chips are designed using different architectures best suited to their functions. The main types of the vision chip architectures and their properties are presented and characterized on selected examples of prototype integrated circuits (ICs) fabricated in complementary metal oxide semiconductor (CMOS) technologies. While discussing the vision chip realizations the importance of low-cost, low-power solutions is highlighted, which are increasingly being used in intelligent consumer equipment. Thanks to the great development of the automated design environments and fabrication methods, new, so far unknown applications of the vision chips become possible, as for example disposable endoscopy capsules for photographing the human gastrointestinal tract for the purposes of medical diagnosis.

8

Switched Current Sigma-Delta Modulator with a New Comparator Structure Designed Based on VHDL-AMS Description

Śniatała P, Handkiewicz A, Naumowicz M., Szczęsny S., Melosik M., Katarzyński P., Kropidłowski M.

International Journal of Electronics and Telecommunications

|

2013

|

Vol. 59, No. 4

391-396

EN

The paper presents a VHDL-AMS based approach to the Switched-Current (SI) Sigma-Delta Modulator design. The prototype VHDL-AMS description, with the help of elaborated EDA tools, is automatically translated into the SI realization. Another tool helps the designer to create the layout. The paper also describes a new current mode comparator, which is used in the design. Postlayout simulation results are presented.

9

gC-Studio – the environment for automated filter design

Katarzynski P., Melosik M., Handkiewicz A.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2013

|

Vol. 61, nr 2

541--544

EN

The paper presents the idea of software suite integrating the tools supporting the analog filter design. It uses the prototype circuits that are composed of gyrators and capacitors. The essential, behavioral parameters are characterised for the filtering structures. The basic assumptions formulated before the implementation are also mentioned. The structure of the software suite is discussed, its functional properties and the implementation issues are mentioned. The resulting software brings the automation of designing SISO filters as well as the filter pairs. In the proposed solution the VHDL-AMS language is assumed as the formal method of hardware description.

10

Generacja layoutu filtrów SI w strategii wierszowej

Handkiewicz A., Szczęsny Sz., Naumowicz M., Melosik M., Katarzyński P.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 10

80-83

PL

Artykuł przedstawia metodę automatyzacji projektowania layoutu filtrów SI w strategii wierszowej z wykorzystaniem języka AMPLE. W pracy opisano narzędzia, które w krótkim czasie pozwalają niezależnie od technologii uzyskać layout układu złożonego z integratorow i zwierciadeł prądowych. Zaproponowane zostaje podejście pozwalające redukować pobieraną przez układ moc i zajętość powierzchni chipu lub zwiększyć szybkość działania. Skuteczność metody zobrazowana jest na przykładzie pary filtrów SI zaprojektowanej w technologii TSMC 0,18�μm.

EN

The article introduces a method of design automation of an SI filter layout using the row strategy with the help of the AMPLE language. The work describes tools which, in short time and independently on the used technology, allow to obtain a layout of a circuit composed of integrators and current mirrors. The presented approach allows to minimise the power consumption, to reduce the chip area or to enhance the speed of the circuit. The efficiency of the method is illustrated with an SI filter pair example, designed in the TSMC 0,18μm technology.

11

Genetic algorithms in gyrator-capacitor filters

Handkiewicz A., Katarzyński P., Szczęsny S., Melosik M., Naumowicz M.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 12

56-59

EN

The paper deals with circuit parameter fitting in gyrator- capacitor prototypes of analogue filters. The genetic solver available in Matlab environment altogether with dedicated software was used for this task. There is the general idea presented as well as some experimental results that prove the feasibility of this approach. The investigations were made over classical single input, single output filters.

PL

Artykuł porusza zagadnienie dopasowania wartości elementów obwodu dla żyratorowo-pojemnościowych prototypów filtrów analogowych. W tym celu użyto solwer genetyczny pakietu Matlab wraz z dedykowanym oprogramowaniem. Praca ukazuje ogólną ideę doboru parametrów jak również wyniki eksperymentów, które pokazują praktyczne możliwości zastosowania tego podejścia. Badania przeprowadzono nad klasycznymi filtrami SISO.

12

Automated DCT layout generation using ample language

Handkiewicz A., Śniatała P., Pałaszyński G., Szczęsny Sz., Katarzyński P., Melosik M., Naumowicz M.

Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy

|

2010

|

z. 13

5-14

EN

Designing SI circuits layouts is a demanding task. The process is very time consuming and there is a high risk of making mistakes. It would be much easier if there were a CAD tool doing part of the job for ourselves. This is the place where a possible solution comes in – the AMPLE script language in the ICStation environment. AMPLE is a script language that can be used to generate layouts. Apart form making a layout faster the AMPLE generator enables parametrisation of SI devices and can also be technology-independent. It provides a way for automating and speeding up the process of designing a layout. This paper presents a DCT layout generator which takes advantage of the AMPLE language and offers parametrisation that can make the design process independent from the technology used.

PL

Projektowanie layoutów układów SI nie jest zadaniem łatwym. Proces ten wymaga dużych nakładów czasu, istnieje ogromne ryzyko popełnienia pomyłki przez projektanta, a projektowane układy są zależne od technologii, co wymusza ich całkowitą przebudowę w sytuacji zmiany technologii na nowszą. Zadanie to byłoby dużo prostsze, gdyby istniały narzędzia CAD automatyzujące proces projektowania. W obszarze tym możliwe jest wykorzystanie zaproponowanego w artykule rozwiązania – użycie skryptowego języka AMPLE dostępnego w środowisku ICStation. Oprócz możliwości szybszego zaprojektowania prototypu, generator stworzony przy pomocy języka AMPLE umożliwia parametryzację projektowanych urządzeń SI, które stają się niezależne od technologii. Stanowi to daleko idące udoskonalenie procesu projektowania układów scalonych wykonanych w technice SI. Niniejszy artykuł opisuje zaproponowaną metodę automatycznego generowania layoutów przedstawiając jako przykład kolejne etapy realizacji układu DCT.

13

Design of elliptic filters with phase correction by using genetic algorithm

Katarzyński P., Handkiewicz A., Szczęsny S., Melosik M., Naumowicz M.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 11a

69-73

EN

The paper presents a general algorithm of designing elliptic filters with phase correctors. The proposed algorithm uses a genetic solver to adjust the corrector's transfer function of an optimal order minimizing filter's nonlinearities and thus increasing the design immunity for signal distortion. The solution was implemented with Matlab environment and investigated using Matlab’s built-in functions as well as HSpice circuitry analysis.

PL

W pracy przedstawiono ogólny algorytm projektowania filtrów eliptycznych z korektorami fazy. Zaproponowany algorytm wykorzystuje solver genetyczny celem dopasowania transmitancji stopnia korekcyjnego optymalnego rzędu minimalizując nieliniowości filtru i stąd zwiększając odporność struktury na zniekształcenia sygnału. Rozwiązanie zaimplementowano w środowisku Matlab i zbadano w oparciu o wbudowane funkcje pakietu Matlab, jak również o analizę obwodów narzędziem Hipice.