Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Sortuj według:

Ogranicz wyniki do:

Resource Utilization Estimation and Core Placement in an NoC-based MPSoC realizing a data-dominated algorithm

Dondziak P., Dziurzański P.

Pomiary Automatyka Kontrola

2010

R. 56, nr 7

784-786

In this paper we propose a technique for estimating the number of NoC-based MPSoCs resources (measured in FPGA LUTs) needed for realizing an arbitrary data-dominated algorithm given in the SystemC language. This technique utilizes Control Data Flow Graphs describing the functionality of the code. In order to map the cores into the target chip we use the Bottom-Left-Decreasing algorithm for solving the 2D Rectangular Strip Packing problem. We illustrate the proposed technique with a lossless audio FLAC codec.

W artykule zaproponowano technikę szacowania zasobów potrzebnych do realizacji wielordzeniowych układów MPSoC opartych na sieciach wewnątrzukładowych NoC (ang. Networks on Chip) realizujących dowolny algorytm zdominowany danymi. Algorytm ten jest wyrażony za pomocą kodu w języku opisu systemu SystemC. Jako miarę powierzchni przyjęto liczbę tablic look-up-table (LUT) układów typu FPGA, do których wejściowe algorytmy zostają odwzorowywane. Proponowana technika wykorzystuje diagram przepływu danych i kontroli (ang. Control Data Flow Graph, CDFG), opisujący funkcjonalność kodu. Następnie dla węzłów tego diagramu dokonuje się prostej estymacji wymaganych zasobów w zależności od typu danego węzła i rozmiaru danych, na których węzeł przeprowadza obliczenia. Proponowana technika została zilustrowana przykładem bezstratnego kodeka FLAC. Zaprezentowane wyniki badań eksperymentalnych pokazują dokładność od 99.3% do 57%, co jest zbliżone do wyników innych zespołów badawczych, np. [2, 4]. W celu odwzorowania rdzeni do docelowego układu użyto zachłannego algorytmu Bottom-Left-Decreasing do rozwiązania dwuwymiarowego problemu pokrycia paska. Badania przeprowadzono dla różnych ograniczeń maksymalnej wysokości paska; w artykule przedstawiono wizualizacje najlepszego i najgorszego przypadku.

A system-level model of a FLAC codec

Dondziak P., Dziurzański P.

Elektronika : konstrukcje, technologie, zastosowania

2009

Vol. 50, nr 12

127-130

In this paper, we present a model of a multi-core chip realizing lossless audio codec, FLAC. This model is developed in the SystemC language at the bus-cycle accurate level. We analyse the blocks of both the encoder and decoder, and determined the inter-module data flows. To increase the computation time, we replicate the modules whose functionalities are of high computational complexity. The blocks dedicated to the hardware realization are synthesized to a reprogrammable chip. We also measure the required FPGA chip area, including memory and a processor core realizing the computation of the software domain blocks.

W artykule zaprezentowano opracowany model wielordzeniowego układu realizującego bezstratny kodek dźwięku FLAC. Model został wykonany w języku SystemC na poziomie abstrakcji z dokładnością do cyklu magistrali. Dokonano przeglądu bloków kodera i dekodera, a następnie wyznaczono przepływy międzymodułowe. W celu przyspieszenia obliczeń dokonano replikacji bloków realizujących funkcjonalność o wysokim stopniu złożoności obliczeniowej. Bloki przeznaczone do realizacji w domenie sprzętowej zostały zsyntetyzowane do układu reprogramowalnego, podano rozmiar wymaganych zasobów układu FPGA uwzględniając procesor realizujący obliczenia części programowej i potrzebną pamięć.