Wyniki wyszukiwania - BazTech

1

Wykorzystanie pseudostanów historii do modelowania sytuacji awaryjnych w maszynie stanów UML

Bazydło G., Adamski M., Stefanowicz Ł.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

513--515

PL

W artykule przedstawiono zagadnienia związane z modelowaniem obsługi sytuacji awaryjnych opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Szczególną uwagę zwrócono na wykorzystanie pseudostanów historii a także zdarzeń i przejść zakończenia (typu completion event), przejść wysokiego poziomu, stanów końcowych i przejść bezwarunkowych. Celem zaproponowanej metody jest takie przekształcenie modelu hierarchicznej maszyny stanów UML, aby otrzymać opis układu w języku opisu sprzętu Verilog. Metoda została poparta stosownym przykładem układu sterowania.

EN

The paper presents the design methodology for deriving Verilog descriptions from UML state machine diagrams (Figs. 2, 3) in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced. It illustrates the case of a system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of the UML 2.4 state machine diagrams ensures, under the proposed structural design rules, that the Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of the UML state machine is directly mapped into a structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of the behavioral model. In the paper the emphasis is put on the support of modeling an emergency situation with use of history pseudostates, high-level transitions and completion events. The way of hardware implementation of storing the information about the previously active state is also presented (Fig. 5). The most important algorithm of the proposed method is illustrated by an appropriate example (Fig. 1).

2

Specyfikacja hierarchicznej maszyny stanów UML 2.4 i jej automatyczna implementacja w języku Verilog

Bazydło G., Adamski M.

Przegląd Elektrotechniczny

|

2011

|

R. 87, nr 11

145-149

PL

W artykule przedstawiono autorską metodę syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML 2.4. Opisano podzbiór UML wybrany do jednoznacznej, graficznej specyfikacji sterowników logicznych ze szczególnym uwzględnieniem przejść bezwarunkowych, stanów końcowych oraz przejść automatycznych (zakończeniowych). Metoda syntezy została zaimplementowana w systemie U2V umożliwiającym automatyczną implementację w języku opisu sprzętu Verilog.

EN

The paper presents a new, original method of reconfigurable logic controllers (RLC) design. It starts from behavioral specification in UML 2.4 state machine model, which is automatically converted into a structure of hierarchical network of linked state machine on Register Transfer Level (RTL) and described in XML format. Proprietary U2V CAD system transforms an initial graphical specification into a set of related XML modules and generate from them final synthesizable description in Verilog.

3

Obsługa wyjątków w maszynie stanowej UML realizowanej w mikrosystemach cyfrowych

Bazydło G., Adamski M.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

728-731

PL

W referacie przedstawiono i przedyskutowano zagadnienia związane z modelowaniem obsługi wyjątków opierając się na metodzie syntezy behawioralnej sterowników logicznych opisanych diagramami maszyny stanowej UML. Specyfikacją końcową jest modularny opis w języku opisu sprzętu Verilog. Zwrócono uwagę na poprawne stosowanie przejść bezwarunkowych oraz wprowadzanie stanów końcowych, pseudostanów historii oraz niejawnych zdarzeń typu completion event. Metoda została poparta stosownymi przykładami.

EN

The paper presents the design methodology and related framework for deriving Verilog descriptions from UML state machine diagrams in order to capture the behavioral hierarchy in the array structure of an embedded system. The exception handling is introduced at the top level of the graphical specification. As an intuitive example the interrupt is introduced, which illustrates a case of system failure, when the control is temporarily transferred to exceptional safe and determined behavior. The precise semantic interpretation of UML 2.2 state machine diagrams ensures, under the proposed structural design rules, that Verilog description conserves modular properties of an initial specification. The behavioral hierarchy of UML state machine is directly mapped into structural hierarchy inside the designed reconfigurable controller. The tree of properly encapsulated submachines allows independent simulation and modification of particular parts of behavioral model.

4

Synteza behawioralna sterowników rekonfigurowalnych na podstawie modelu maszyny stanowej UML

Bazydło G.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 7

508-510

PL

W pracy przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem struktu-ralnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych. Wynikiem jest modularny opis modelowanego systemu w języku opisu sprzętu Verilog. Taka specyfikacja tekstowa może być następnie poddana symulacji i syntezie w zewnętrznych systemach.

EN

The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems [9], as well as for business modelling and other non-software, for example reactive, systems [1, 8, 10]. The UML represents a collection of the best engineering practices that have proven successful in modelling large and complex systems [14]. The current version of the language is 2.1.2 [6]. One of the UML diagrams is a state machine diagram that defines a set of concepts that can be used for modelling discrete behavior through finite state transition systems. The paper presents a new design method for reconfigurable logic controllers implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog. The UML state machine diagram is used as an initial behavioural model [5]. It is worth mentioning that state machine diagrams support various features of the modelling systems such as hierarchy and orthogonality [12]. Figure 2 shows a state machine diagram for the exemplary model of two trolleys control process (Fig. 1) [2]. The formal structured design model is based on the hierarchical network of collaborated Finite State Machines [3, 15]. The specification in Verilog can be simulated and synthesized in professional tools, e.g. Active HDL or Xilinx ISE. To verify presented method a special CAD system UML-XML2Verilog was designed. This system allows automating the translation process from UML diagrams (described in XML) to behavioural, synthesized specification in Verilog. As for future research, the use of other diagrams from UML is going to be investigated.

5

Projektowanie sterowników logicznych opisanych diagramami maszyny stanowej UML

Bazydło G., Adamski M.

Czasopismo Techniczne. Informatyka

|

2008

|

R. 105, z. 1-I

3-18

PL

W artykule przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog i programów profesjonalnych do symulacji i syntezy logicznej. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem strukturalnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych.

EN

The paper presents a new design method for logic controllers, which are implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog and professional tools for simulation and logic synthesis. The UML 2.1.2 state machine diagram is used as an initial behavioral model. The formal structured design model is based on hierarchical network of collaborated Finite State Machines.

6

Specyfikacja behawioralna dla rekonfigurowalnych sterowników logicznych z wykorzystaniem diagramów maszyny stanowej z języka UML 2.0

Bazydło G.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 5

21-23

PL

Język UML to graficzny język do obrazowania, specyfikowania, tworzenia i dokumentowania szeroko pojętych systemów informatycznych. Jego obecna wersja 2.0 wprowadziła wiele zmian, także w diagramach stanów, które teraz nazywają się diagramami maszyny stanowej. W referacie przedstawiono nietypowe wykorzystanie diagramów maszyny stanowej, bo do modelowania programów dla rekonfigurowalnych sterowników logicznych (specyfikacja behawioralna). Na początku referatu krótko zdefiniowano sterownik logiczny, a następnie omówiono opracowaną metodę jego specyfikacji z wykorzystaniem diagramów maszyny stanowej (UML 2.0), która, zdaniem autora, bardzo dobrze nadaje się do modelowania hierarchicznych układów współbieżnych. Zwrócono także uwagę na możliwość używania do specyfikacji programów dla sterowników logicznych, często darmowych, narzędzi UML do modelowania systemów informatycznych. Omawiane zagadnienia poparte zostały stosownymi przykładami.

EN

The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems, as well as for business modeling and other non-software systems. The UML represents a collection of the best engineering practices that have proven successful in modeling large and complex systems [4, 5]. The authors of UML are Grady Booch, Ivar Jacobson and James Rumbaugh. The current version of the language is 2.0. The UML language contains thirteen kinds of diagrams (structure and behavior diagrams). One of the behavior diagrams is a state machine diagram that defines a set of concepts that can be used for modeling discrete behavior through finite state transtion systems [11]. The UML language can be used not only for designing software systems, but also for other kinds of them, for example reactive systems [2, 7, 10]. This paper presents a method of using the UML language for behavioral specification for logic controllers such as PLC, RLC and reconfigurable FPGAs. Emphasis is put on diagrams that represent behavioral state machines, because they refer directly to the definition of Finite State Machines [6]. It is worth mentioning that state machine diagrams support various features of the modeling systems such as hierarchy and orthogonality. This support allows for designing the behavior of the complex and orthogonal systems in an intuitive and clear way, on the selected hierarchical level. For example Figure 3 shows a state machine diagram for "Reactor" model on the highest hierarchy level and Figure 4 represent all details of the designed system (lowest hierarchy level). Also a possibility of using UML tools was discussed. As for future research, the use of other diagrams from UML is going to be investigated, e.g., use case diagrams or activity diagrams. The former can be applied to analyze the user's needs and interface of the designed device. The activity diagrams can be used to prepare testbenches for the modeled system. But the main method to model the behavior of a system are state machine diagrams.

7

System do komputerowego projektowania programów dla rekonfigurowalnych sterowników logicznych

Bazydło G.

Informatyka Teoretyczna i Stosowana

|

2007

|

R. 7, nr 11

89-100

PL

Do specyfikacji programów dla rekonfigurowalnych sterowników logicznych wykorzystywanych jest wiele metod zarówno graficznych, jak i opartych o format tekstowy. Graficzne metody są bardziej intuicyjne w stosowaniu, ale za to specyfikacje tekstowe lepiej nadają się do dalszego przetwarzania. Niestety brak jest uniwersalnej metody, która z jednej strony pozwalałaby na wizualne modelowanie za pomocą języka UML złożonych z hierarchicznych systemów współbieżnych, z drugiej zaś byłaby odpowiednia jako wejście dla zewnętrznych systemów umożliwiających przeprowadzenie symulacji, syntezy implementacji układu. W niniejszej pracy przedstawiono metodę translacji programów dla sterowników logicznych opisanych diagramami UML 2.0 do języka opisu sprzętu Verilog. Zaletą proponowanej metody jest możliwość graficznego projektowania układów cyfrowych, a cały proces translacji może odbywać się automatycznie, bez ingerencji użytkownika. Zwrócono także uwagę na możliwość używania do specyfikacji sterowników logicznych, często darmowych, narzędzi UML. Praktyczną weryfikacją proponowanej metody jest opracowana aplikacja UML-XML2Verilog, która umożliwia automatyczną translację diagramów UML 2.0 opisanych w języku XML do języka Verilog. Omawiane zagadnienia poparte zostały stosownymi przykładami.

EN

The Unified Modeling Language (UML) is a language for specifying, visualizing, constructing, and documenting artifacts of software systems, as well as for business modeling and other non-software systems. The UML represents a collection of the best engineering practices that have proven successful in modeling large and complex systems. The current version of the language is 2.1.1. The UML language contains thirteen kinds or diagrams (structure and behavior diagrams). One of the behavior diagrams is a stare machine diagram that defines a set of concepts that can be used for modeling discrete behavior through finite state transition systems. The UML language can be used not only for designing software systems, but also for other kinds of them, for example reactive systems. This paper presents a method of using the UML language for behavioral specification for reconfigurable logic controllers. Emphasis is put on diagrams that represent behavioral stare machines, because they refer directly to the definition of Finite State Machines. It is worth mentioning that state machine diagrams support various features of the modeling systems such as hierarchy and orthogonality. This support allows for designing the behavior of the complex and orthogonal systems in an intuitive and clear way, on the selected hierarchical level. Also a possibility of using another UML diagrams was discussed, e.g. use case diagrams or activity diagrams. The farmer can be applied to analyze the user's needs and interface of the designed device. The activity diagrams can be used to prepare test benches for the modeled system. But the main method to model the behavior of a system are state machine diagrams. The paper shows a way to transform and detail the UML specification to the form that is acceptable by contemporary, industrial logic controllers. The UML specification can be used to generate an effective program in a Hardware Description Language (HDL), especially Verilog. Also a possibility of freeware UML tools was discussed. As practical verification of proposed method an UML-XML2Verilog application was implemented.