Wyniki wyszukiwania - BazTech

1

Automated test system for special-purpose batteries verification

Kruszec T., Kwolek J., Szczurkowski M., Kica T., Kasperek J., Rajda P. J.

Measurement Automation Monitoring

|

2015

|

Vol. 61, No. 9

422--425

EN

The paper describes the automated test system, designed for a special-purpose batteries examination, along with some exemplary test results. It presents requirements from energy supply sources for mobile devices working in coal mines spaces and its most crucial parameters, justifies the need for deploying a proposed solution, presents its hardware and software architecture and finishes with the batteries test outputs and some observations made.

2

Szeregowa koncepcja kamery teleskopu CTA

Kasperek J., Koryciak S., Kozioł J. J., Rajda P. J., Ziętara K.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

739-741

PL

W ramach European Research Area trwają prace nad konstrukcją macierzy teleskopów wykorzystujących zjawisko promieniowania Czerenkowa do obserwacji kosmosu w zakresie promieniowania o bardzo dużych energiach, rzędu 100GeV do 100TeV. Autorzy przedstawiają koncepcję budowy cyfrowej kamery teleskopu, opartej w dużej mierze na szybkich, szeregowych interfejsach danych, możliwych do implementacji w zaawansowanych układach FPGA. W artykule porównano opracowaną koncepcję z innymi, proponowanymi dotychczas. Przedstawiono również wybrane szczegóły konstrukcyjne.

EN

One of the main astrophysical topics within the European Research Area is construction of Cherenkov Telescope Array. It is destined for observations of the space in very high energy gamma radiation ranges (100GeV to 100TeV). The authors of the paper introduce a serial concept of the digital camera for the CTA telescope. The concept is based on very fast serial ports, existing in high-performance FPGAs. Serial ports are intended to be used in the design for inter-chip, as well as for inter-board communication. The paper compares the described concept with another, proposed so far. All Cherenkov observatories existing so far exploit the analog or digital data acquisition along with analog trigger circuit. Implementing the trigger circuit in the digital domain enables full reconfigurability of the camera. It allows fitting the trigger algorithm to the current needs and improving it due to the gathered experience. However, digital processing of signals from 1…2k photomultipliers in each camera induces a very complex circuit. To simplify the design there is proposed applying quad ADCs with serial outputs of 500 Mbps to 4 Gbps. It will allow reduction of the required number of PCB layers. Another proposed improvement is integration of signals, connecting clusters of 16 photomultipliers with the central board. Embedding the synchro-start signal within the clock signal, as well as transmission of all remaining data through the 2-pair, 2-way Common Serial Interface reduces the number of the required twisted pairs to only 3. Both above propositions reduce the number of cables and connectors by 9. Additionally, there are explained a few construction details of test designs.

3

Cyfrowy system stabilizacji obrazu

Kasperek J., Kulak P., Rajda P. J.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

584-586

PL

Dla eliminacji niepożądanych drgań kamery w sekwencji obrazów wybrano metodę korelacji fazowej, jako efektywną i dokładną metodę analizy w dziedzinie częstotliwości, bazująca na fourierowskim twierdzeniu o przesunięciu. Pomimo, że analizowanie ruchu nie jest w tej dziedzinie naturalnym sposobem, ma jednak pożądane cechy. Artykuł opisuje metodę oraz całą ścieżkę implementacji: od ewaluacji algorytmu w środowisku MATLAB, przez bitowo wierny model stałoprzecinkowy algorytmu, aż do jego sprzętowej realizacji na platformie FPGA.

EN

A typical DIS algorithm consists of the below-mentioned stages: image preprocessing, shift estimation between subsequent frames, unwanted jitter estimation and jitter compensation. To eliminate the unintended motion (jitter) in the sequence of images, a phase correlation method was taken under consideration. It is a powerful and accurate method to determine the relative shift between two signals. Using this method, the whole image is divided into several sub-images, on which phase correlation based motion estimation is performed. These sub-images are used to determine local motion vectors, represented by a vertical and horizontal component. Then, with a simple statistical analysis, an overall camera shift is estimated. The overall frame-to-frame motion consists of two components: intended camera movement (smooth, with a slow, monotonic variations from frame to frame) and unwanted motion (rapid, non-monotonic variations). Thus, temporal filtering can be applied to evaluate an unwanted jitter. Finally, the current image is compensated (framed) due to the evaluated jitter. The paper describes the method itself, as well as the whole path of its implementation: from software MATLAB evaluation of the algorithm, through the bit-accurate model of the algorithm, to the FPGA implementation. Validation of the design was carried out using real image sequences.

4

Zintegrowany odbiornik cyfrowy spektrometru EPR

Froncisz W., Gurbiel R., Kasperek J., Kozioł J. J., Kucharzyk M., Rajda P. J.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

89-91

PL

W pracy przedstawiono koncepcję zintegrowanego, cyfrowego odbiornika spektrometru EPR (elektronowego rezonansu paramagnetycznego), przeznaczoną do realizacji w technologii SoC na platformie Virtex-II Pro. Krótko opisano środowisko eksperymentu EPR, skupiając się na interesujących aspektach projektu, m.in. wykorzystaniu wbudowanego procesora. Zaprezentowano budowę całego systemu przetwarzania danych, składającego się z: interfejsu szybkiego przetwornika analogowo-cyfrowego, jednostki wstępnego przetwarzania (akumulacji) danych oraz wbudowanego procesora PowerPC 405, realizującego końcową obróbkę danych. Omówiono interesujące szczegóły konstrukcyjne interfejsu przetwornika, strukturę bloku wstępnej akumulacji danych, blok sterownika oraz podsystem sygnałów zegarowych. Przedstawiono także architekturę nadrzędnego systemu procesorowego, opartego na mikroprocesorze PowerPC. Opisano metodologię i wykorzystane narzędzia projektowe, jak również sposób weryfikacji układu i wyniki testów.

EN

The paper describes a design of an integrated digital receiver for the Electron Paramagnetic Resonance spectrometer. The design, based on a SoC technology, utilizes the PowerPC processor embedded in the Virtex-II Pro FPGA. Description shortly introduces an experimental environment (Fig. 1), focusing on interesting FPGA design issues. Two concepts of the device are presented. The first one was developed with the use of DSP (Fig. 2), and another includes an embedded microprocessor (Fig. 3). The design of FPGA includes a digital interface for fast, 800Msps analog-to-digital converter. Another important part of the design is a digital signal preprocessing unit, allowing fast, multiple data accumulation for separation weak signals from the noise. There are also given some details on construction of dual-ported accumulation buffers, accumulation controller and clocking system. Additionally the unit provides some means to control the remaining part of a measurement device as well as the pulse stimulation generator.

5

Implementacja algorytmu szkieletyzacji w układzie FPGA

Świerczek B., Kasperek J., Rajda P. J.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

75-77

PL

Artykuł przedstawia sprzętową implementację algorytmu szkieletyzacji w układzie FPGA Virtex II firmy Xilinx. Szkieletyzacja jest operacją mającą na celu wyodrębnić osiowe punkty - szkielety figur w analizowa-nym obszarze - który można zdefiniować jako zbiór wszystkich punktów równoodległych od co najmniej dwóch punktów należących do jej brzegu. Operacja szkieletyzacji jest wykorzystywana w systemie wizyjnym realizującym detekcję granic lewej komory serca na podstawie wyników badania echokardiograficznego, do wyznaczania bazy i osi głównej lewej komory. W artykule przedstawiano szczegóły implementacji, wnioski z przeprowadzonych prac a także możliwości rozwiązań zrównoleglenia algorytmu.

EN

The proposed paper presents the implementation of the image skeletonization algorithm in a high capacity Virtex II FPGA device. Presented work is a part of the image processing system dedicated to left ventricle parameters detection based on echocardiographic image data. Skeletonization is a transformation of a component of a digital image into a subset of the original component. This paper refers skeletonization algorithm defined by thinning approaches. Motivation for interest in skeletonization algorithm computation is the need to simplify the echocardiographic image shape in order to find the left ventricle main axis for further quantitative analysis - Fig. 3. Module hardware implementation details, achieved timing parameters as well as speed enhancement possibilities are discussed in the proposed text.

6

Implementacja algorytmu segmentacji metodą detekcji działów wodnych w układzie FPGA

Kasperek J., Patury R., Rajda P. J.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 7 bis

5--7

PL

Artykuł przedstawia implementację algorytmu segmentacji metodą detekcji działów wodnych (ang. watershed) w układzie FPGA Virtex II firmy Xilinx. Przedstawiana praca jest częścią systemu wizyjnego realizującego detekcję granic lewej komory serca na podstawie wyników badania echokardiograficznego dokonywaną w celu ilościowego opisania parametrów pracy serca. Autorzy przedstawiają implementację metody detekcji działów wodnych opartą na warunku lokalnym, dającą szansę na zrównoleglenie obliczeń i wykorzystanie możliwości obliczeniowych układów rekonfigurowalnych.

EN

The proposed paper presents the implementation of the watershed image segmentation algorithm in a high capacity Virtex II FPGA device. Presented work is a part of the image processing system dedicated to left ventricle parameters detection based on echocardiographic data. Authors present local watershed transform which gives possibilities for paralellisation and profiting from the programmable devices computing resources.