Wyniki wyszukiwania - BazTech

1

High-performance FPGA Architecture for Data Streams Processing on Example of IPsec Gateway

Korona M., Skowron K., Trzepinski M., Rawski M.

International Journal of Electronics and Telecommunications

|

2018

|

Vol. 64, No. 3

351--356

EN

In modern digital world, there is a strong demand for efficient data streams processing methods. One of application areas is cybersecurity - IPsec is a suite of protocols that adds security to communication at the IP level. This paper presents principles of high-performance FPGA architecture for data streams processing on example of IPsec gateway implementation. Efficiency of the proposed solution allows to use it in networks with data rates of several Gbit/s.

2

Sprzętowy moduł zarządzania pamięcią w analizatorze pakietów dla sieci 10G

Trzepiński M., Bieniasz J., Korona M., Rawski M., Skowron K.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2016

|

nr 8-9

942--946, CD

PL

Układy FPGA oferują dużą szybkość przetwarzania podobną do układów ASIC oraz elastyczność znaną z realizacji programowych. To sprawia, że struktury programowalne są coraz częściej wykorzystywane do przetwarzania ruchu w sieciach o dużych szybkościach transmisji. W artykule przedstawiono koncepcję oraz realizacjęsprzętowego systemu zarządzania pamięcią dla analizatora ruchu sieciowego.Dzięki zastosowaniu techniki programowalnej tego typu rozwiązania mogą być z powodzeniem wykorzystywane w systemach bezpieczeństwa czasu rzeczywistego.

EN

FPGA offers high performance comparable to ASIC and flexibility known from software.Programmable structures are more and more often applied ina variety of network solutions.In this paper a concept of memory management system for network flow analysis is presented in this article. Application of programmable technology allows males it possible to use this type of solutions in realtime security systems.

3

Sprzętowa realizacja protokołu IPSec w strukturach programowalnych dla sieci multigigabitowych

Korona M., Bieniasz J., Skowron K., Trzepiński M., Rawski M.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2016

|

nr 8-9

724--727

PL

Przedstawiono realizacje bramki protokołu IPSec w układach programowalnych FPGA. Wydajność zaproponowanego rozwiązania umożliwia stosowanie ich w sieciach o szybkościach transmisji rzędu kilku Gbit/s.

EN

The paper presents the implementation of IPSec gateway in FPGA device. Performance of the proposed solution allows to use it in networks with data rates of several Gbit/s.

4

Przegląd algorytmów kryptograficznych pod względem realizacji sprzętowego koprocesora do zastosowań mobilnych

Mazurkiewicz T., Rawski M.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2016

|

nr 11

1293--1298

PL

Dokonano przeglądu algorytmów kryptograficznych typu lightweight, uznawanych powszechnie za bezpieczne, a także ich oceny pod względem realizacji koprocesora kryptograficznego w strukturach programowalnych.

EN

In the paper an overview of lightweight cryptographic algorithms regarded as safe has been presented. Their evaluation in terms of cryptographic coprocessor implementation in programmable structures has been discussed.

5

Specjalizowane systemy cyfrowe realizowane w technice programowalnej

Rawski M., Tomaszewicz P., Szotkowski P.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2015

|

nr 2-3

63--67

PL

Omówiono zastosowanie układów programowalnych FPGA do realizacji specjalizowanych systemów cyfrowych w takich obszarach, jak radio definiowane programowo SDR. sieć definiowana programowo SDN, wysokowydajne systemy obliczeniowe HPC czy systemy wbudowane SoPC Przedstawiono przykłady systemów cyfrowych oraz metody projektowania opracowane dla wymienionych zastosowań w Zakładzie Podstaw Telekomunikacji Instytutu Telekomunikacji Politechniki Warszawskiej.

EN

Application of FPGA programmable devices for implementation of specialized digital systems in the area of software defined radio SDR, software defined network SDN, high performance computing HPC and embedded systems SoPC is discussed in the paper Examples of digital systems and design methodologies developed in Telecommunications Fundamental Division are presented.

6

Stosowane strategie marketingowe przez przedsiębiorstwa prowadzące działalność na polskim rynku (w świetle wyników badania)

Rawski M.

Zeszyty Naukowe. Organizacja i Zarządzanie / Politechnika Śląska

|

2014

|

z. 74

415--424

EN

The publication contains selected results of the research on the marketing strategies used by companies operating on the Polish market. The basis for the formulated theses are the results of a survey conducted by the Department of Marketing at the University of Economics in 2013 on the scope and conditions of use of marketing by companies. The main objective of the study was to answer the question on how much the 25th anniversary of the functioning of the market economy in Poland led to changes in the use of marketing in the process of business management.

PL

Artykuł zawiera wybrane wyniki badania, dotyczącego stosowanych przez przedsiębiorstwa prowadzące działalność na polskim rynku strategii marketingowych. Bazą dla formułowanych tez są wyniki badania przeprowadzonego przez Katedrę Marketingu Uniwersytetu Ekonomicznego w Krakowie w 2013 roku na temat zakresu i uwarunkowań wykorzystania marketingu przez przedsiębiorstwa. Głównym celem badania była próba odpowiedzi na pytanie, w jakim stopniu 25-lecie funkcjonowania gospodarki rynkowej w Polsce wpłynęło na zmiany w zakresie wykorzystania marketingu w procesie zarządzania przedsiębiorstwami. Przedstawione wyniki dotyczą najważniejszego komponentu strategii marketingowej, tj. strategii nakierowanej na klientów.

7

Dekompozycyjne metody syntezy w projektowaniu systemów cyfrowych dla heterogenicznych struktur programowalnych

Rawski M.

Prace Naukowe Politechniki Warszawskiej. Elektronika

|

2013

|

z. 191

5--154

PL

Od wielu lat możliwość nowoczesnych technologii mikroelektronicznych w dziedzinie układów scalonych wzrastają znacznie szybciej, niż zdolność projektantów (wspomaganych narzędziami CAD) do ich wykorzystania. Powoduje to konieczność ciągłego doskonalenia metod projektowania i opracowywania nowych narzędzi wspomagających ten proces w taki sposób, aby było możliwe wykorzystanie w jak największym stopniu możliwości nowoczesnej mikroelektronik. W dziedzinie systemów cyfrowych głównym kierunkiem badań obejmuje opracowanie efektywnych metod opisu projektowego układu na poziomie systemu (System Level), które zapewniają ujednolicone modelowanie zarówno jego części sprzętowej, jak i programowej. Należy jednak pamiętać, że ostatecznie – w celu realizacji projektowanego urządzenia cyfrowego – niezbędna jest translacja opisu części sprzętowej z poziomu systemu do poziomu przesłań międzyrejestrowych RTL. Na tym poziomie układ cyfrowy jest reprezentowany jako sieć bloków kombinacyjnych, automatów FSM, rejestrów i struktur, takich jak pamięć RAM, sumatory, układy mnożące itp. Jakość odwzorowania tak reprezentowanego systemu w zasobach logicznych docelowej architektury w ogromnej mierze zależy od efektywności algorytmów zastosowanych na etapie syntezy logicznej. Jest to szczególnie widoczne w przypadku struktur programowalnych FPGA, które dzięki postępowi mikroelektroniki maja obecnie budowę heterogeniczną – składają się z elementów logicznych różnego typu. Niestety, rozwój metod syntezy logicznej nie nadąża za rozwojem układów FPGA. Istniejące algorytmy, oparte na koncepcji dekompozycji funkcjonalnej, nie są w stanie w pełni wykorzystać zalet heterogenicznej budowy nowoczesnych struktur programowalnych. W niniejszej pracy zaprezentowano dekompozycyjne metody syntezy logicznej, umożliwiające efektywne wykorzystanie heterogenicznej struktury nowoczesnych układów FPGA.

EN

For many years possibilities delivered by modern microelectronic technology grow much faster than abilities of designers to utilize them. This necessitates continuous improvement of design methods and development of new tools to assist design process in such a way, that the possibilities of modern microelectronics are utilized I most possible degree. In the area of digital systems the main direction of research includes the development of effective methods of description of the proposed system at a system level, that provides a unified modeling of both the hardware and software. However in order to implement hardware part of the designed digital device the system level description has to be translated to register transfer level (RTL). At this level digital circuit is represented as a network of combinational blocks, FSMs, registers and modules, such as RAMs, adders, multipliers, etc. The quality of mapping of RTL description in the logic resources of target architecture largely depends on the efficiency of the algorithms used in logic synthesis stage. This is particularly evident in the case of FPGA programmable structures which, due to the improvements in microelectronics, have heterogeneous architecture – are built of different types of logic elements. Unfortunately, the development of logic synthesis methods cannot keep up with the development of FPGA devices. Existing algorithms based on the concept of functional decomposition are not able to fully exploit the advantages of heterogeneous architecture of modern programmable structures. Un this work synthesis methods based on functional decomposition concept are presented, that enable the efficient us o heterogeneous structure of modern FPGAs.

8

Wykorzystanie rzeczywistości rozszerzonej w życiu codziennym

Laskowski M., Rawski M., Szadura P.

Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska

|

2013

|

nr 2

37--40

PL

W ostatnich latach gwałtowny rozwój telefonii komórkowej powoduje powstawanie nowych interesujących technologii, takich jak system Layar wykorzystujący rozszerzoną rzeczywistość. Jest to platforma wzbogacająca otaczający nas świat o cyfrowe informacje. Poniższy artykuł opisuje wykorzystanie tej technologii w tworzeniu wirtualnego przewodnika po uczelni, wspierającego bezproblemowe poruszanie się po terenie kampusu. Zawiera on opis problemu, technologie wykorzystywane w tym projekcie oraz zastosowanie go w prawdziwym życiu.

EN

The rapid growth of smartphone market share is a key factor for both developing and implementing many solutions dedicated to mobile devices. One of the most promising technologies is Layar - a mobile platform for discovering digital information about the physical world using Augmented Reality (AR). This paper describes the implementation of Layar in creating a virtual guide of university campus in order to help finding particular buildings and other kinds of campus information needed. The issues of creating an information layer containing all the necessary information about the campus buildings are also discussed.

9

Application of Modified Distributed Arithmetic Concept in FIR Filter Implementations Targeted at Heterogeneous FPGAs

Staworko M., Rawski M.

Przegląd Elektrotechniczny

|

2012

|

R. 88, nr 6

240-246

EN

Distributed arithmetic is a very efficient method for implementing digital FIR filters in FPGA structures. In this approach general purpose multipliers of traditional MAC implementations are replaced by combinational LUT blocks. Since LUT blocks can be of considerable size thus, the quality of digital filter implementation highly depends on efficiency of logic synthesis algorithm that maps it into FPGA resources. Modern FPGAs have heterogeneous structure, there is a need for quality algorithms to target these structures and the need for flexible architecture exploration aiding in appropriate mapping. The paper presents an application of modified distributed arithmetic concept that allows for very efficient implementation of FIR filters in heterogeneous FPGA architectures.

PL

Arytmetyka rozproszona jest bardzo wydajną metodą implementacji filtrów SOI w układach FPGA. Pozwala na zastąpienie kosztowych układów mnożących tablicami prawdy (LUT). Dla filtrów wysokich rzędów tablice LUT osiągają wielkie rozmiary, dlatego jakość implementacji filtru zależy głównie od jakości dekompozycji tej tablicy. Artykuł przedstawia nową metodę dekompozycji tablic LUT filtrów SOI dedykowaną do heterogenicznych stukrur rekonfigurowalnych.

10

Whirlpool SoPC Implementation : Hardware/Software Co-Design Example

Krawczyk K., Tomaszewicz P., Rawski M.

International Journal of Electronics and Telecommunications

|

2012

|

Vol, 58, No. 1

21-26

EN

The aim of this work was to design a System on Programmable Chip (SoPC), that implements the Whirlpool Hash Function (WHF) algorithm. An assumption of the project was to use an embedded soft-processor NIOS II controlling the whole system, which functionality was extended by a custom logic in order to improve the used algorithm efficiency. This paper presents the Whirlpool Hash Function realized in several SoPC configurations, which differ in implementation complexity and performance.

11

Modeling the Arithmetic Decomposition of DA-LUT Block for Heterogeneous FPGA Structures

Staworko M., Rawski M.

International Journal of Electronics and Telecommunications

|

2012

|

Vol. 58, No. 4

335-344

EN

Distributed arithmetic is well known technique of designing FIR filters in FPGA devices. The quality of such filter implementation strongly depends on synthesis results of the DALUT block. Heterogeneity of modern FPGA structures introduces new possibilities into implementation process, that may lead to better results, but also makes it more complicated. This paper presents the simple mathematical model for estimating the necessary FPGA resources to implement DA-LUT using decomposition-based approach. The model takes into account the type of logic cells or memory blocks used for decomposition process. The proposed model is help ful to determinate the DALUT decomposition strategy for further automation of modified distributed arithmetic decomposition method.

12

Input Variable Partitioning Method for Decomposition-Based Logic Synthesis targeted Heterogeneous FPGAs

Rawski M.

International Journal of Electronics and Telecommunications

|

2012

|

Vol, 58, No. 1

15-20

EN

The functional decomposition has found an application in many fields of modern engineering and science, such as combinational and sequential logic synthesis for VLSI systems, pattern analysis, knowledge discovery, machine learning, decision systems, data bases, data mining etc. It is perceived as one of the best logic synthesis methods for FPGAs. However, its practical usefulness for very complex systems depends on efficiency of method used in decomposition calculation. One of the most important steps in functional decomposition construction is selection of the appropriate input variable partitioning. In case of modern heterogeneous programmable structures efficiency of methods used to solve this problem becomes especially important. Since the input variable partitioning problem is an NP-hard, heuristic methods have to be used to efficiently and effectively search for optimal or near-optimal solutions. The paper presents a method for bound set selection in functional decomposition targeted FPGAs with heterogeneous structure. This heuristic algorithm delivers optimal or near optimal results and is much faster than other methods.

13

Application of Indexed Partition Calculus in Logic Synthesis of Boolean Functions for FPGAs

Rawski M.

International Journal of Electronics and Telecommunications

|

2011

|

Vol. 57, No. 2

209-216

EN

Functional decomposition of Boolean functions specified by cubes proved to be very efficient. Most popular decomposition methods are based on blanket calculus. However computation complexity of blanket manipulations strongly depends on number of function's variables, which prevents them from being used for large functions of many input and output variables. In this paper a new concept of indexed partition is proposed and basic operations on indexed partitions are defined. Application of this concept to logic synthesis based on functional decomposition is also discussed. The experimental results show that algorithms based on new concept are able to deliver good quality solutions even for large functions and does it many times faster than the algorithms based on blanket calculus.

14

Hardware / Software Co-design of DTW procedure in programmable devices

Staworko M., Rak F., Rawski M.

Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne

|

2010

|

T. 18

415-420

EN

Dynamic Time Warping procedure is widely used in pattern matching applications, such as speaker recognition systems. It allows to align elements of nonlinear time sequences, such as acoustic feature sequences of utterances that have different length. Software implementation of DTW algorithm requires a lot of computation power and thus it can occupy the most of available CPU time, leaving little resources to perform other necessary tasks. On the other hand, putting whole DTW into hardware is a complex and difficult process, mainly due to high memory requirements. Embedded memory blocks available in modern FPGAs cannot satisfy this requirements, thus external RAM chips have to be used. This paper proposes hardware-software solution with partitioning between embedded software application and hardware component. Altera FPGA device, with NiosII-based software system is used to implement the procedure.

PL

Procedura dynamicznej normalizacji czasowej (DTW) jest powszechnie stosowanym narzędziem w problemach dopasowania wzorców, takich jak problem rozpoznawania mówcy. Procedura jest wymagająca obliczeniowo i ma regularną strukturę, natomiast wymaga dużych zasobów pamięci I skomplikowanych algorytmów dostępu do niej. W artykule przedstawiono programowo-sprzętową implementację algorytmu DTW, w której powtarzalne obliczenia realizowane są w sprzęcie, natomiast dostępem do pamięci zarządza mikroprocesor.

15

Nowe metody sprzętowo-programowego przetwarzania sygnałów i obrazów dla potrzeb systemów informacyjnych

Łuba T., Rawski M.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2010

|

nr 4

105-110

PL

Dokonano przeglądu osiągnięć związanych z projektem badawczym realizowanym we współpracy z Singapurem. Przedstawiono wyniki prac w zakresie podstaw teoretycznych konstrukcji algorytmów syntezy logicznej oraz implementacji tych algorytmów w strukturach programowalnych. Omówiono sprzętowe systemy DSP realizowane w najnowszych strukturach CPLD/FPGA i optymalizowane narzędziami komputerowego wspomagania projektowania dostosowanymi do specyficznych cech struktur programowalnych.

EN

Main outcomes of the Joint Singapore-Poland Project are presented. Theoretical results underlying the development of logic synthesis algorithms and examples of implementation of such algorithms with programmable devices are discussed. New DSP processing systems based on hardware designed with use of the most recent CPLD/FPGA structures and software designed to efficiently utilize specific features of these programmable structures are presented.

16

Logic synthesis strategy for FPGAs with embedded memory blocks

Rawski M., Borowik G., Łuba T., Tomaszewski P., Falkowski B.

Przegląd Elektrotechniczny

|

2010

|

R. 86, nr 11a

94-101

PL

Wraz z rozwojem struktur programowalnych, które mają coraz bardziej heterogeniczną budowę, proces odwzorowania projektowanego systemu w tych strukturach staje się coraz bardziej złożony. Nowoczesne układy FPGA są wyposażone w zagrzebane bloki pamięciowe, które mogą być wykorzystane do zwiększenia efektywności projektowanego systemu. W artykule zaprezentowano metodę syntezy logicznej opartej na dekompozycji zrównoważonej, która wykorzystuje koncepcję r-przydatności w celu efektywnego wykorzystania możliwości oferowanych przez wbudowane bloki pamięciowe. Rezultaty zaprezentowane w artykule potwierdzają skuteczność zaproponowanej metody.

EN

With the evolution of programmable structures, that become more heterogeneous, the process of mapping a design into these structures becomes more and more complex. Modern FPGA chips are equipped with embedded memory blocks that can be used to increase the implementation quality of the design. The paper presents a logic synthesis method based on balanced decomposition that uses the concept of radmissibility to efficiently utilize possibilities provided by memory blocks embedded in modern FPGA architectures. Results presented in this paper prove the effectiveness of proposed approach.

17

System typu SoC do kryptoanalizy szyfrów opartych na krzywych eliptycznych

Orkiszewski M., Wojciechowski T., Rawski M.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

745-748

PL

W pracy zaprezentowano system typu SoC (System-on-Chip) zrealizowany w układach FPGA wspomagający obliczenia pozwalające na złamanie szyfru opartego na krzywych eliptycznych. Do ataku kryptoanalitycznego wykorzystano algorytm rho Pollarda. System zbudowany jest ze sprzętowych jednostek obliczeniowych HardRho pracujących pod kontrolą procesora NiosII i wykorzystuje interfejs Ethernet do komunikacji zewnętrznej. Omówiona została koncepcja budowy rozproszonego systemu obliczeniowego składającego się z jednostek obliczeniowych będących systemami typu SoC.

EN

Public-key cryptosystems allow secure connections and data exchange through unsafe communication channel without the need of a previous secure key exchange. One of popular cryptosystems used nowadays is Elliptic Curve Cryptosystems (ECC). Cryptanalytic attack on ECC system involves solving the Elliptic Curve Discrete Logarithm Prob-lem (ECDLP). The best known algorithm used to solve ECDLP is Pollard's rho method. So far successful attacks on ECC systems have mostly been based on distributed computer networks. In this paper a hardware cryptanalytic system is presented. The system is implemented in FPGA devices and performs computations of rho Pollard's algorithm. System is based on SoC solution (System-on-Chip) and works under control of a central server in order to form a greater distributed computing system. In the first paragraph of this paper there are presented the aim of work as well as the reasons for choosing FPGA devices and SoC solution. The second paragraph gives the theoretical background [3, 4, 5], explains the basic terms and presents the rho Pollard's algorithm [6, 7]. The third paragraph describes HardRho computation unit HardRho hardware (Fig. 1) and shows differences between the current and recent unit version of unit described in [8, 9]). The fourth paragraph of the paper deals with the SoC solution composed of several HardRho units, NiosII processor and Ethernet communication interface. The system structure (Fig. 2) and internal components [11, 12] are presented. The fifth paragraph is nfocused on the results of implementation and the estimated time of cryptanalysis of an elliptic curve ECC2-89 [1] (Tab. 1). The HardRho unit and [13] are compared (Tab. 2). The obtained results suggest high efficiency of the presented SoC solution. The future investigations and possible optimisation of the system are discussed.

18

Modified Distributed Arithmetic Concept for Implementations Targeted at Heterogeneous FPGAs

Rawski M.

International Journal of Electronics and Telecommunications

|

2010

|

Vol. 56, No. 4

345-350

EN

Distributed Arithmetic (DA) plays an important role in designing digital signal processing modules for FPGA architectures. It allows replacing multiply-and-accumulate (MAC) operations with combinational blocks. The quality of implementations based on DA strongly depends on efficiency of methods that map combinational DA block into FPGA resources. Since modern FPGAs have heterogeneous structure, there is a need for quality algorithms to target these structures and the need for flexible architecture exploration aiding in appropriate mapping. The paper presents a modification of DA concept that allows for very efficient implementation in heterogeneous FPGA architectures.

19

FPGA implementation of feature extraction algorithm for speaker verification

Staworko M., Rawski M.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 11

41-43

EN

In this paper we propose a feature extraction circuit of automatic speaker verification system based on the LFCC with novel architecture for spectral averaging. Proposed solution is optimized for implementation in programmable structures as System on Programmable Chip and significantly reduces feature extraction execution time and power consumption.

PL

Artykuł przedstawia układ estymacji cech sygnału mowy w systemie automatycznej weryfikacji mówcy bazujący na parametrach LFCC z wykorzystaniem nowej architektury realizującej proces uśredniania w dziedzinie częstotliwości. Proponowane rozwiązanie jest przeznaczone do implementacji w strukturach reprogramowalnych jako część systemu jednoukładowego, charakteryzuje się niskim poborem mocy oraz krótkim czasem wyznaczania parametrów LFCC z sygnału mowy.

20

A graph-based approach to symbolic functional decomposition of finite state machines

Szotkowski P., Rawski M., Selvaraj H.

Systems Science

|

2009

|

Vol. 35, no 2

41-47

EN

This paper discusses the symbolic functional decomposition method for implementing finite state machines in field-programmable gate array devices. This method is a viable alternative to the presently widespread two-step approaches to the problem, which consist of separate encoding and mapping stages; the proposed method does not have a separate decomposition step - instead, the state's final encoding is introduced gradually on every decomposition iteration. Along with general description of the functional symbolic decomposition method's steps, the paper discusses various algorithms implementing the method and presents an example realisation of the most interesting algorithm. In the end, the paper compares the results obtained using this method on standard benchmark FSMs and shows the advantages of this method over other state-of-the-art solutions.