Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Powiadomienia systemowe

Sesja wygasła!

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Sortuj według:

Ogranicz wyniki do:

Petri net models of discrete event systems and state sequence generation for closed loop plant-controller system

Zech W., Puchałka T.

Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy

2011

z. 15

19-35

In this paper there has been provided a ladder diagram formal model as LD-P/T-system. Closed loop system which consists of the LD-controller model and the controlled object model is constructed. We propose an algorithm to construct a state-transition diagram of the system. A fault is detected when an unpredicted state is generated. Additional benefits from such an approach results in the fact that an abstraction of the transition diagram of this controller is possible, which can be used for LD-VHDL transformation into FPGA implementation.

W artykule przedstawiono formalny model diagramu drabinkowego (LD) jako LD-P/T-system. Skonstruowano model zamkniętej pętli sprzężenia między sterownikiem (LD) i sterowanym obiektem. Przedstawiono algorytm generacji diagramu przejść między stanami takiego systemu. Możliwa jest detekcja uszkodzenia, gdy wygenerowany zostanie nieprzewidziany stan. Dodatkowa korzyść z takiego podejścia wynika z faktu, że możliwa jest konstrukcje diagramu przejść samego sterownika, co może być wykorzystane do transformacji diagramów drabinkowych na model dający się opisać w języku VHDL i implementować w FPGA.

Rozważania na temat realizacji współbieżnych procesów dyskretnych w układach ASIC

Chojnacki S., Zech W.

Zeszyty Naukowe. Elektrotechnika / Akademia Techniczno-Rolnicza w Bydgoszczy

1999

Z. 12(218)

5-19

W pracy zamieszczono skrócony przegląd problematyki związanej z realizacją procesów współbieżnych w zagadnieniach sterowania urządzeniami lub systemami przemysłowymi. Zwrócono uwagę na możliwość implementacji dyskretnych sterowników współbieżnych w strukturach ASIC oraz podano przykład implementacji takiego procesu. Przedstawione zostały również wnioski z badań laboratoryjnych modelu sterownika zaimplementowanego w strukturze GAL22V10 oraz wnioski nt. przydatności języków HDL do wspomagania procesu projektowania sterowników współbieżnych.

This paper presents short review of same aspects for concurrent and discrete processes modelling and synthesis. The interpreted Petri nets are consideret as formal models of binary parallel controllers of technological processes. Discussion under synthesis interpreted Petri nets in ASIC structures is presented. In addition the results of physical realisation (in GAL22V10) has been show and tested.