Wyniki wyszukiwania - BazTech

1

Systemy elektroniczne dla toru odczytu danych w eksperymencie CBM

Gumiński M., Zabołotny W., Byszuk A., Kasprowicz G., Poźniak K., Romaniuk R., Kasiński K., Szczygieł R., Otfinowski P., Kłeczek R., Zubrzycka W.

Elektronika : konstrukcje, technologie, zastosowania

|

2018

|

Vol. 59, nr 5

8--17

PL

CBM jest nowym eksperymentem fizyki wysokich energii (HEP) budowanym w celu badania stanów materii o bardzo dużej gęstości. Artykuł przedstawia budowę i rozwiązania technologiczne systemu akwizycji danych (DAQ), ze szczególnym uwzględnieniem rozwiązań opracowanych przez autorów artykułu. Przedstawiono ogólną budowę systemu systemu detektorowego oraz systemu akwizycji danych. Omówiono platformę sprzętową używaną w eksperymencie, w tym dwa kluczowe elementy: specjalizowany układ scalony STS-XYTER2 oraz płytę AFCK zaprojektowaną wg. standardu μTCA. Przybliżono zagadnienia związane z transmisją danych: opracowany projekt wsadu dla układów FPGA, protokoły transmisji danych, algorytm sortowania próbek oraz oprogramowanie sterujące torem odczytu. Nakreślono również planowane prace oraz kierunki rozwoju projektu łącznie z czynnikami motywującymi zmiany.

EN

CBM is a new high energy physics (HEP) built to study new states of matter of very high density. Article presents architecture and design features of data acquisition (DAQ) chain, with special consideration given to author’s achievements. General architecture of detector and data acquisition systems was outlined. Hardware platform of the experiment was presented, including key elements: STS-XYTER2 chip and μTCA compliant AFCK board. Various topics related to data transmission were depicted: FPGA design, data transmission protocols, data sorting algorithm and software used to control the DAQ chain. Finally, plans of future work are mentioned together with decisive factors.

2

Projekt 7-bitowego niskomocowego przetwornika A/C w technologii submikronowej o małej powierzchni do zastosowań wielokanałowych

Otfinowski P., Kmon P., Kleczek R.

Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska

|

2013

|

nr 2

18--21

PL

W artykule został przedstawiony projekt przetwornika analogowo-cyfrowego w technologii CMOS 180nm. Wybraną architekturą jest przetwornik kompensacyjny z równoważeniem ładunku. Duży nacisk został położony na zmniejszenie zajmowanej powierzchni jak i minimalizację poboru mocy, co czyni prezentowany układ odpowiednim do zastosowań wielokanałowych. Autorzy prezentują wyniki symulacji Monte-Carlo nieliniowości charakterystyki przejściowej. Zaprezentowany przetwornik osiąga szybkość konwersji 3 MS/s przy rozdzielczości 7 bitów i poborze mocy 77 μW oraz zajmuje tylko 90 x 95 μm2.

EN

The design of analog-to-digital converter implemented in CMOS 180 nm technology has been presented in this paper. The successive approximation architecture with charge redistribution has been chosen. Much emphasis was placed on limiting the area occupancy of the whole chip so as its power consumption, which makes the described circuit suitable for multichannel applications. The presented converter achieves 3 MS/s sampling rate with 7-bit resolution at 77 μW and occupies only 90 x 95 μm2.

3

Analiza szumowa kanału odczytowego przeznaczonego do wielokanałowych układów scalonych dedykowanych do eksperymentów neurobiologicznych

Kmon P., Otfinowski P.

Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska

|

2013

|

nr 1

21--23

PL

W artykule opisano budowę typowego kanału odczytowego wykorzystywanego do rejestracji sygnałów neurobiologicznych. Wskazano główne źródła szumów jakie występują w tego typu układach i zwrócono szczególną uwagę na metody ich minimalizowania. Prowadzona w artykule dyskusja bierze pod uwagę kluczowe parametry wpływające na odniesione do wejścia kanału odczytowego szumy, a mianowicie moc pobieraną przez kanał pomiarowy oraz zajmowaną powierzchnię krzemu. Uwzględnia przy tym typowy kanał odczytowy składający się z przedwzmacniacza napięciowego, układu próbkująco-pamiętającego i przetwornika analogowo-cyfrowego. Pobierana moc oraz zajętość powierzchni są niezmiernie istotne w odniesieniu do budowy wielokanałowego implantowanego układu scalonego przeznaczonego do rejestracji szerokiej gamy sygnałów neurobiologicznych. Artykuł zakończony jest opisem zrealizowanego układu scalonego, którego rozbudowana funkcjonalność pozwala na wykorzystanie go do rejestracji szerokiej gamy sygnałów neurobiologicznych.

EN

This paper presents the noise analysis of the main components of the typical recording channel dedicated to neurobiological experiments. Main noise contributors are emphasized and its noise minimization techniques are presented. Noise analysis considers the main recording channel parameters that may be crucial during multichannel recording system design. Authors also present the measurement results of the 8-channel integrated circuit dedicated to recording broad range of the neurobiological signals.

4

Projekt układu elektroniki front-end do odczytu detektorów pikselowych oparty na strukturze inwertera

Kleczek R., Otfinowski P.

Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska

|

2012

|

nr 3

47-50

PL

Minimalizacja zajmowanej powierzchni krzemu przy jednoczesnym zachowaniu funkcjonalności układu oraz minimalizacja poziomu rozpraszanej mocy i szumów własnych to wymagania stawiane nowoczesnym systemom odczytowym elektroniki front-end. Prezentujemy elektronikę front-end dedykowaną do odczytu detektorów pikselowych zaimplementowaną w dwóch technologiach submikronowych (180 nm i 130 nm CMJS). Zaprojektowany układ charakteryzuje się niskim poziomem rozpraszanej mocy P = 13 žW, niskimi szumami własnymi ENC = 59e rms oraz zajmuje niewielką powierzchnię krzemu A = 850 žm2.

EN

Minimization of the silicon occupied area and maintenance both fonctionality and analog parameters of readout front-end electronics at desirable level at same lime are very challenging in the modern pixel applications. We present the design of readout front-end electronics dedicated for pixel detectors based on an inverter amplifier implemented in two submicron technologies (130 nm and 180 nm CMOS). it is characterized by very low power dissipation level P = žW, low noise performance ENC = 59e rms and small occupied chip area A = 850žm2.

5

Identyfikacja systemów nieliniowych przy pomocy kernelowego algorytmu LMS z ograniczeniem zasobów

Rzepka D., Otfinowski P.

Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska

|

2012

|

nr 4b

10-13

PL

W artykule zaprezentowano zastosowanie nowej, nieliniowej wersji algorytmu LMS wykorzystującej funkcje kernelowe do identyfikacji systemów nieliniowych. Aby ograniczyć ilość wektorów nośnych, będących niezbędnym elementem algorytmów opartych o metody kernelowe zastosowano kryterium selekcji. Nowy wektor wejściowy jest przyjmowany do słownika, a następnie w słowniku wyszukiwany i usuwany jest wektor, który ma najmniejszy wpływ na tworzony model nieliniowy. Przedstawiony przykład identyfikacji systemu nieliniowego potwierdza skuteczność porównywalną do algorytmów wykorzystujących większą liczbę wektorów nośnych.

EN

In this paper a new version of kernel normalized least mean squares algorithm is applied to identification of nonlinear system. To maintain a fixed amount of support vectors, requisite for practical kernel-based algorithm, a pruning criterion is used. After admitting a new input vector to the dictionary, a least important entry is selected and discarder. A case of nonlinear system identification is presented, proving that algorithm performs well and it can maintain a performance comparable to state-of-the-art algorithms, using smaller number of support vectors.

6

Projekt kompensacyjnego przetwornika analogowo-cyfrowego dla potrzeb wielokanałowych układów w technologii submikronowej

Otfinowski P., Zaziąbł A.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 10

1209-1212

PL

W pracy zaprezentowano projekt scalonego przetwornika analogowo-cyfrowego wykonany w technologii UMC CMOS 180nm. Przedstawiono rozwiązanie pozwalające na znaczące zmniejszenie powierzchni zajmowanej przez układ poprzez dodanie pomocniczego przetwornika C/A. Zostało przybliżone także zagadnienie odpowiedniego doboru kluczy w układach z przełączanymi pojemnościami. Ostatecznie zaprezentowany układ cechuje się szybkością konwersji wynoszącą 3 MS/s przy poborze mocy 225 žW oraz bardzo niską nieliniowością.

EN

The dynamic progress in the domain of applications involving X rays demands more sophisticated circuits for acquisition and processing of signals from the silicon detectors. This paper presents a design of an integrated analog-to-digital converter dedicated to multichannel silicon detector readout circuits. The successive approximation with charge redistribution architecture was proposed. In order to reduce the total chip area, the DAC was split into two blocks. The capacitor array used as a primary DAC and also as a sampling circuit. As a secondary DAC, the resistive voltage divider was introduced. This solution allowed reducing the total DAC area by the factor of 6, maintaining the same output voltage accuracy. The CMOS switches are described in detail, as they play important role in the switch capacitor circuits, affecting both the speed and accuracy of the primary capacitive DAC. A synchronous regenerative latch is used as a comparator. The ADC is implemented in UMC CMOS 180nm technology. The designed ADC is able to achieve conversion rates of 3 MS/s at 225 žW. The final simulation results show also low nonlinearity of the presented circuit.