PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 9

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Application of Modified Distributed Arithmetic Concept in FIR Filter Implementations Targeted at Heterogeneous FPGAs
Staworko M., Rawski M.
Przegląd Elektrotechniczny
|
2012
|
R. 88, nr 6
240-246
EN
Distributed arithmetic is a very efficient method for implementing digital FIR filters in FPGA structures. In this approach general purpose multipliers of traditional MAC implementations are replaced by combinational LUT blocks. Since LUT blocks can be of considerable size thus, the quality of digital filter implementation highly depends on efficiency of logic synthesis algorithm that maps it into FPGA resources. Modern FPGAs have heterogeneous structure, there is a need for quality algorithms to target these structures and the need for flexible architecture exploration aiding in appropriate mapping. The paper presents an application of modified distributed arithmetic concept that allows for very efficient implementation of FIR filters in heterogeneous FPGA architectures.
PL
Arytmetyka rozproszona jest bardzo wydajną metodą implementacji filtrów SOI w układach FPGA. Pozwala na zastąpienie kosztowych układów mnożących tablicami prawdy (LUT). Dla filtrów wysokich rzędów tablice LUT osiągają wielkie rozmiary, dlatego jakość implementacji filtru zależy głównie od jakości dekompozycji tej tablicy. Artykuł przedstawia nową metodę dekompozycji tablic LUT filtrów SOI dedykowaną do heterogenicznych stukrur rekonfigurowalnych.
2
Content available Modeling the Arithmetic Decomposition of DA-LUT Block for Heterogeneous FPGA Structures
Staworko M., Rawski M.
International Journal of Electronics and Telecommunications
|
2012
|
Vol. 58, No. 4
335-344
EN
Distributed arithmetic is well known technique of designing FIR filters in FPGA devices. The quality of such filter implementation strongly depends on synthesis results of the DALUT block. Heterogeneity of modern FPGA structures introduces new possibilities into implementation process, that may lead to better results, but also makes it more complicated. This paper presents the simple mathematical model for estimating the necessary FPGA resources to implement DA-LUT using decomposition-based approach. The model takes into account the type of logic cells or memory blocks used for decomposition process. The proposed model is help ful to determinate the DALUT decomposition strategy for further automation of modified distributed arithmetic decomposition method.
3
Hardware / Software Co-design of DTW procedure in programmable devices
Staworko M., Rak F., Rawski M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2010
|
T. 18
415-420
EN
Dynamic Time Warping procedure is widely used in pattern matching applications, such as speaker recognition systems. It allows to align elements of nonlinear time sequences, such as acoustic feature sequences of utterances that have different length. Software implementation of DTW algorithm requires a lot of computation power and thus it can occupy the most of available CPU time, leaving little resources to perform other necessary tasks. On the other hand, putting whole DTW into hardware is a complex and difficult process, mainly due to high memory requirements. Embedded memory blocks available in modern FPGAs cannot satisfy this requirements, thus external RAM chips have to be used. This paper proposes hardware-software solution with partitioning between embedded software application and hardware component. Altera FPGA device, with NiosII-based software system is used to implement the procedure.
PL
Procedura dynamicznej normalizacji czasowej (DTW) jest powszechnie stosowanym narzędziem w problemach dopasowania wzorców, takich jak problem rozpoznawania mówcy. Procedura jest wymagająca obliczeniowo i ma regularną strukturę, natomiast wymaga dużych zasobów pamięci I skomplikowanych algorytmów dostępu do niej. W artykule przedstawiono programowo-sprzętową implementację algorytmu DTW, w której powtarzalne obliczenia realizowane są w sprzęcie, natomiast dostępem do pamięci zarządza mikroprocesor.
4
FPGA implementation of feature extraction algorithm for speaker verification
Staworko M., Rawski M.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 11
41-43
EN
In this paper we propose a feature extraction circuit of automatic speaker verification system based on the LFCC with novel architecture for spectral averaging. Proposed solution is optimized for implementation in programmable structures as System on Programmable Chip and significantly reduces feature extraction execution time and power consumption.
PL
Artykuł przedstawia układ estymacji cech sygnału mowy w systemie automatycznej weryfikacji mówcy bazujący na parametrach LFCC z wykorzystaniem nowej architektury realizującej proces uśredniania w dziedzinie częstotliwości. Proponowane rozwiązanie jest przeznaczone do implementacji w strukturach reprogramowalnych jako część systemu jednoukładowego, charakteryzuje się niskim poborem mocy oraz krótkim czasem wyznaczania parametrów LFCC z sygnału mowy.
5
Realizacja układu do kryptoanalizy szyfrów opartych na krzywych eliptycznych w strukturach reprogramowalnych
Orkiszewski M., Wojciechowski T., Majkowski P., Rawski M., Wojtyński M., Staworko M.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2009
|
nr 2-3
68-73
PL
Opisano jednostkę sprzętową służącą do efektywnego rozwiązywania zagadnienia logarytmu dyskretnego na krzywych eliptycznych zdefiniowanych nad ciałem GF(2n) za pomocą równoległej wersji algorytmu rho Pollarda. Rozwiązanie tego zagadnienia umożliwia ataki kryptoanalityczne na szyfry oparte na krzywych eliptycznych. Zaprezentowano wyniki implementacji oraz zbadano efektywność obliczeń.
EN
This paper describes hardware unit designed for effective solving Elliptic Curve Discrete Logarithm Problem using parallel version of rho Pollard's algorithm. Solving this problem allows cryptanalytic attacks on Elliptic Curve Cryptosystems. In the paper results of system implementation are presented, also effectiveness of calculations are analyzed.
6
Implementacja sprzętowa dwuwymiarowej transformacji falkowej w układach FPGA
Tomaszewicz P., Staworko M., Rawski M., Łuba T.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2009
|
nr 12
2029-2034
PL
Pokazano wyniki implementacji układów realizujących dwuwymiarową transformację falkową typu 9/7. Porównano realizacje transformacji wykorzystującej filtry o skończonej odpowiedzi impulsowej oraz schemat liftingu. Praca badawcza polegała na próbie porównania tych realizacji pod względem zajętości zasobów logicznych układów FPGA. W realizacjach wykorzystano cechy algorytmu, które umożliwiają optymalizację pod kątem zajętości układu.
EN
The results of implementation 9/7 wavelet transform was shown. Comparison of wavelet transform based on the finite response filters and lifting scheme was presented. The main consideration was the estimation of the differences between the occupied space of the FPGA device for different two-dimensional discrete wavelet transform implementation methods.
7
Content available Automatyczna implementacja programowo-sprzętowa algorytmów sterowania w układach FPGA
Petko M., Lubieniecki M., Staworko M.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 5
297-300
PL
W artykule przedstawiono procedurę sprzętowo-programowej implementacji algorytmów sterowania w systemie w układach programowalnych opartej na automatycznej generacji kodu części sprzętowej i programowej ze schematu Simulinka. Opracowany generator kodu umożliwia syntezę komponentów sprzętowych, kompilację programu z interfejsami części sprzętowej dla mikroprocesora typu soft-core oraz dokładną symulację zaimplementowanego algorytmu w Simulinku. Metodologia i narzędzie zostały zweryfikowane na przykładzie sterownika robota równoległego.
EN
The paper presents a procedure of control algorithms hardware-software implementation in a System-on-a-Programmable-Chip based on automatic generation of a code for hardware and software parts and their interfaces from a Simulink model. The developed code generator allows for synthesis of hardware components, compilation of a program with hardware interfaces for the soft-processor and accurate simulation of the implemented algorithm in Simulink. The methodology and tools were verified in a case study of a parallel robot control algorithm. Section 2 contains assumptions for the procedure, Section 3 - its description. Section 4 covers the automation method and describes functions of the code generator software. The automated design flow that includes the code generator is shown in Fig. 2. The code generator products and their use are presented in Fig. 3. The example of the parallel robot controller implementation is given in Section 5. The robot control algorithm scheme in Simulink is presented in Fig. 4. The obtained results show that the differences between the values of the control signal produced in FPGA and those in Simulink (Fig. 5) are smaller than the resolution of the output digital-to-analog converter. It proves that the considered procedure and code generator software correctly transformed the control system from the Simulink scheme. The presented tool enables fast, error free FPGA implementation of control algorithms specified on a high level of abstraction.
8
Content available Modeling and simulation of piezoelectric elements - comparison of available methods and tools
Staworko M., Uhl T.
Mechanics / AGH University of Science and Technology
|
2008
|
Vol. 27, no. 4
161-171
EN
The paper presents an overview of modeling techniques of piezoelectric elements and a comparison of a software for simulation mechanical and electro-mechanical systems with a piezoelectric transducer. The described models are applied to simulate a two degrees-of-freedom mechanical system with passive damping, a two-layer and multi-layer piezoelectric bimorph. The results of simulations preformed by the use of the presented software packages are being discussed.
PL
W pracy dokonano przeglądu metod modelowania elementów piezoelektrycznych. Porównano oprogramowanie umożliwiające symulację układów mechanicznych i elektryczno-mechanicznych zawierających przetwornik piezoelektryczny. Omówione modele użyto do symulacji układu o dwóch stopniach swobody z biernym tłumikiem drgań, dwuwarstwowej i wielowarstwowej belki piezoelektrycznej. Przeprowadzono dyskusję wyników symulacji wykonanych z użyciem zaprezentowanego oprogramowania.
9
Content available Badanie możliwości przenikania firewalli atakami w tunelach kryptograficznych
Kwiatkowski M., Pałasz A., Patkowski A. E., Rychter M., Ryński R., Staworko M., Trubas K., Wróbel F.
Biuletyn Instytutu Automatyki i Robotyki
|
2002
|
R. 8, nr 17
141-176
PL
Artykuł wprowadza w problematykę badań pewnej klasy teleinformatycznych ataków na systemy komputerowe chronione zaporą sieciową (firewallem). Przedstawiono odpowiednią procedurę badawczą. Do artykułu dołączono dwa wybrane protokoły zopisywanych badań.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.