Wyniki wyszukiwania - BazTech

1

FPGA implementation of H.264 CAVLC decoder using High-Level Synthesis

Cichoń S., Gorgoń M.

Image Processing & Communications

|

2017

|

Vol. 22, no. 2

21--26

EN

CONTEXT ADAPTIVE VARIABLE LENGTH CODING (CAVLC) is a method designed for coding residual pixel data after transform and quantization, in which different codes with variable length are chosen based on recently coded coefficients. Coded bitstream can be stored or transmitted. This method is optional in widely adopted H.264 video coding standard. The entire algorithm is a complex one, and also difficult to implement efficiently in FPGA, due to data dependency. When the complexity of the RTL implementation rises, it impacts the duration and costs of development. Therefore, usage of High Level Synthesis (HLS) may be beneficial with these types of projects. In this paper first known to authors implementation of CAVLC and Exp-Golomb decoders for H.264 intra decoder in Impulse C language will be presented and compared with other implementations. Proposed solution is able to decode more then 720p@40fps with FPGA module clock at 166MHz.

2

Badania rozkładu temperatury promienników tarasowych zasilanych gazami węglowodorowymi

Stachurek I., Tałach Z. A., Gorgoń M.

Gaz, Woda i Technika Sanitarna

|

2017

|

Nr 3

89--93

PL

Warunki klimatyczne panujące w naszym kraju przyczyniły się do wzrostu zainteresowania gazowymi urządzeniami grzewczymi, które coraz powszechniej stosowane są jako dodatkowe źródło ciepła na tarasach, w ogródkach kawiarnianych i lokalach restauracyjnych usytuowanych na zewnętrz. Szczególnie coraz większą rolę odgrywają promienniki tarasowe zasilane propanem-butanem. Na rynku dostępne są różnego rodzaju rozwiązania konstrukcyjne promienników tarasowych. Przeprowadzone badania na gazowym promienniku tarasowym z ogrzewaniem rurowym o konstrukcji cylindrycznej wykazały dobre parametry grzewcze i niską emisję produktów spalania.

XX

Climatic conditions in Poland have contributed to growing interest in gas heating devices that are increasingly more used as an additional source of heat at terraces, pavement cafes, and outdoor restaurants. In particular, increasingly greater role belongs to parasol patio heaters fuelled with propane-butane. At the market, there are various structural solutions for parasol patio heaters. Studies performed on the gas-fired parasol patio heaters with tubular heating and cylindrical structure showed good heating parameters and low emission levels of combustion products.

3

FPGA Implementation of Decision Trees and Tree Ensembles for Character Recognition in Vivado Hls

Kułaga R., Gorgoń M.

Image Processing & Communications

|

2014

|

Vol. 19, no. 2-3

71--82

EN

Decision trees and decision tree ensembles are popular machine learning methods, used for classification and regression. In this paper, an FPGA implementation of decision trees and tree ensembles for letter and digit recognition in Vivado High-Level Synthesis is presented. Two publicly available datasets were used at both training and testing stages. Different optimizations for tree code and tree node layout in memory are considered. Classification accuracy, throughput and resource usage for different training algorithms, tree depths and ensemble sizes are discussed. The correctness of the module’s operation was verified using C/RTL cosimulation and on a Zynq-7000 SoC device, using Xillybus IP core for data transfer between the processing system and the programmable logic.

4

Rekonfigurowalny moduł akwizycji i transmisji obrazów dla systemów monitoringu wizyjnego

Komorkiewicz M., Gorgoń M.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 8

821--823

PL

W artykule opisano działający w czasie rzeczywistym sprzętowy moduł do odbioru strumienia wizyjnego z kamery HDMI, zmiany rozdzielczości obrazu oraz dalszej jego transmisji przy wykorzystaniu sieci Ethernet (1 Gbps). Aby możliwe było ograniczenie kosztów oraz wykorzystanie zaprezentowanego modułu w urządzeniach wbudowanych, na żadnym etapie przetwarzania nie jest wykorzystywane buforowanie danych w zewnętrznej pamięci. W ramach prac zostało przebadane, jak parametry transmisji (rozmiar obrazu, maksymalny rozmiar pakietów) wpływają na jej przepustowość. Omówiono budowę każdego z modułów, zużycie zasobów FPGA całego systemu, rozpraszanie mocy, a także przykładowe rezultaty działania na płycie ewaluacyjnej SP605 firmy Xilinx.

EN

Automated video surveillance systems are an important means of providing security. In projects such as SIMPOZ, INDECT or VIRAT the main tendency was to replace the human operator in a tedious task of video analysis. Because computer vision algorithms demand a lot of computational power, reconfigurable devices are often used for this type of applications. In the paper a module for video acquisition and transmission for a reconfigurable device is presented. It is the basic component of a reconfigurable based video surveillance system. An FMC card is used to allow FPGA to receive a video from the HDMI source (other FMC cards can be used if needed). In the next step, the image is streamed to module which scale it down. This operation is necessary to meet the bandwidth of transmission media and other modules processing capabilities. A hardware module provides Ethernet communication with 1 Gbps speed. Packet forming, checksum computation, ARP requests, IP and UDP protocols are realized in hardware using several finite state machines. The images or data obtained from analysis are transferred in UDP packets. The proposed system can process both grayscale and color images. The idea was verified using the Xilinx SP605 board with a low power Spartan 6 device.

5

Implementacja sprzętowa odejmowania tła metodą ViBe w układzie FPGA

Kryjak T., Gorgoń M.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 11

1191--1194

PL

W artykule zaprezentowano implementację sprzętową nowatorskiego algorytmu odejmowania tła ViBe (ang. VIsual Background Extractor) w układzie rekonfigurowalnym FPGA. Metoda ta opiera się na odmiennej od dotychczas opisywanych i realizowanych koncepcji modelowania tła. W pracy dokonano oceny możliwości przeniesienia algorytmu na platformę sprzętową, pokazano dwie modyfikacje, które pozwoliły poprawić działanie metody oraz omówiono zrealizowany system sprzętowy. Według wiedzy autorów jest to pierwszy opis implementacji tego algorytmu w układzie FPGA.

EN

This paper presents a hardware implementation in the FPGA reconfigurable device of ViBe - a novel background subtraction algorithm. The method is based on a different, from those previously described and implemented, background modelling concept. It partly uses random numbers, which allowed us to significantly reduce the buffer size in relation to the standard methods like mean or median form a buffer. A detailed description of ViBe can be found in papers [6, 7, 8]. In this paper the role of background generation algorithms in image processing and analysis systems, with particular emphasis on hardware implementations is discussed (Section 1). The ViBe algorithm is described in Section 2. Then an analysis of the possibility of implementing ViBe in FPGA is presented (Section 3). Section 4 describes two proposed modifications: the use of the CIE Lab colour space and the enhanced flashing pixels detection method. Their desirability has been confirmed quantitatively using the "ChangeDetection" database [9]. A detailed description of the designed ViBe hardware module and image processing system is presented in Section 5. The scheme of the ViBe module is shown in Figure 5 and the whole system in Figure 4. Table 3 summarizes the hardware resource utilization. The proposed solution enables the detection of objects using the method ViBe and enables realtime processing of a colour 640 x 480 video stream at 60 frames per second. The obtained results confirm the high usefulness of FPGA in the implementation of advanced image processing and analysis algorithms.

6

FPGA-based dvcpro hd decoder implementation using impulse C

Cichoń S., Gorgoń M.

Computer Science

|

2013

|

Vol. 14 (4)

531--546

EN

High-level languages (HLL) for defining hardware implementation are important in both academic and commercial research. Impulse C could be an example of such language. This environment provides a programming model and library of functions for parallel applications, targeting FPGA-based platforms with the ability to partition the algorithm between software and hardware. This article’saim is to briefly describe DVCPRO HD, one of the intra-frame video-coding algorithms widely used in consumer equipment. DVCPRO HD is a DCT -based lossy video coding algorithm which uses variable-length coding (VLC) and runlength encoding (RLE) to achieve a 5:1 compression ratio. This paper presents DVCPRO HD video-coding-standard principles as well as decoder implementation working in real-time, compliant with the afore-mentioned standard and implemented in Impulse C. According to the authors’ knowledge, the presented solution is the first FPGA implementation of this coding standard which includes all three VLC stages of data re-arrangement. What is more, this is the first DVCPRO HD implementation which utilizes Impulse C.

7

Rekonfigurowalny system wizyjnego nadzoru do detekcji naruszenia obszarów chronionych

Kryjak T., Komorkiewicz M., Gorgoń M.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 7

584-586

PL

W artykule opisano działający w czasie rzeczywistym sprzętowy system do detekcji naruszenia obszarów chronionych oparty o analizę obrazu kolorowego o rozdzielczości 640 x 480 zaimplementowany w zasobach rekonfigurowalnych układu FPGA. Składa się on z szeregu modułów: akwizycji obrazu, konwersji z przestrzeni barw RGB do CIE Lab, generacji tła z uwzględnieniem informacji o krawędziach, odejmowania tła, binaryzacji warunkowej, filtru medianowego, dylatacji morfologicznej, indeksacji jednoprzebiegowej, analizy położenia wykrytych obiektów oraz wizualizacji wyników. W pracy omówiono budowę każdego z modułów, zużycie zasobów FPGA, zużycie mocy, a także przykładowe rezultaty działania.

EN

In the paper a hardware implementation of an algorithm for detection of intrusion into protected areas is presented. The system is composed of several functional modules: colour space conversion from RGB to CIE Lab, Sobel gradient calculation, background generation (running average algorithm), moving object segmentation, median filtering, morphological dilation, connected component labeling integrated with analysis of the detected objects (area and bounding box determination) and visualization of the detection results. The most important features of the proposed solution are: use of the CIE Lab colour space which allows improving segmentation results and reducing the noise introduced by shadows; advanced segmentation which is based on integration of luminance, chrominance and edge information and a thresholding scheme using two thresholds; use of a one-pass connected component labeling and analysis algorithm and its FPGA implementation. The use of a high-end Virtex 6 FPGA device allowed obtaining real-time performance in processing a 640 x 480 colour video stream. The proposed system was tested on several sequences. The obtained results show that it detects correctly the intrusion into protected zones. The module could be used in a smart-camera design, where the image processing and analysis is integrated with the imaging sensor and a surveillance system operator receives only information about intrusion detection.

8

Parallel performance of the fine-grain pipeline FPGA image processing system

Gorgoń M.

Opto-Electronics Review

|

2012

|

Vol. 20, No. 2

153-158

EN

The use of FPGA circuits in imaging systems increases. They compete with other computing environments. The article describes the indications to be followed while choosing the type of image processing computing system taking under consideration the advantages and disadvantages of each technology: general purpose processor, digital signal processor, graphical processing unit, application specific Integrated circuit and field programmable gate array. Attention is drawn to various video transmission standards. The state of research and development trends in the field of FPGA-based image processing are briefly presented. A defining processing performance method for image processing is proposed. It is proven that for a pipeline architecture implemented in FPGA, a linear speedup is achieved and parallel efficiency is equal to one.

9

A survey of FPGA implementations of artificial spiking neurons models

Maślanka M., Gorgoń M.

Bio-Algorithms and Med-Systems

|

2012

|

Vol. 8, no. 1

77--87

EN

Spiking Neural Networks (SNNs) seems to be now the best way to model and simulate brain structures and functions. SNNs give also possibilities to better understanding of mechanism that are responsible for consciousness and abstract thinking. Furthermore they can also change our look on information processing and modern computing. Most common software implementations need great computing power and because of that they are not suitable for real time applications. Additionally, biological neurons process information in parallel which is impossible with simulation on conventional computer. Thus we present alternative way to implement models of SNNs incorporating FPGAs. In this paper we compared most common models that are used to implement SNNs in reconfigurable hardware and also we made review of recent works that were done in this subject.

10

Obrazowe systemy FPGA w Laboratorium Biocybernetyki

Gorgoń M.

Pomiary Automatyka Robotyka

|

2011

|

R. 15, nr 12

94-96

PL

W artykule przedstawiono tematykę badań naukowych dotyczących implementacji systemów obrazowych FPGA, prowadzonych w Laboratorium Biocybernetyki Katedry Automatyki AGH. Pokazano główne kierunki badań na świecie i dokonano przeglądu literatury w zakresie implementacji przetwarzania i analizy obrazów w układach FPGA. Na tym tle pokazano prace wykonane w Laboratorium Biocybernetyki, wskazując na istotny aspekt energooszczędności implementacji FPGA.

EN

The paper presents the research topics concerning the implementation of FPGA imaging systems, conducted at the Biocybernetics Laboratory of Department of Automatics AGH-University of Science and Technology. Shows the main directions of research in the world and an overview of the literature in the field of FPGA-based image processing and analysis. On this background showing the work done at the Biocybernetics Laboratory, pointing to an important aspect of energy efficiency at FPGA systems.

11

Nowa architektura wizyjnego systemu wbudowanego dedykowana dla kamery inteligentnej

Zawadzki A., Gorgoń M.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 8

902-904

PL

W artykule przedstawiono przegląd wybranych metod podłączenia kamer z interfejsem cyfrowym do systemów mikroprocesorowych lub rekonfigurowalnych, z podziałem na systemy z komputerem nadrzędnym oraz na tzw. smart camera. W drugim przypadku konieczne jest zadbanie o odpowiednią architekturę odpowiedzialną za przesłanie zarejestrowanego obrazu do jednostek obliczeniowych. Zaprezentowano rozwijany system oparty o układ FPGA, o nowatorskiej architekturze, zawierający dwa sensory CMOS i rozbudowany układ pamięci zewnętrznych, mogący służyć do realizacji specyficznych zadań przetwarzania obrazów.

EN

Embedded vision systems are becoming more popular. A smart camera consists of an image sensor and a computing unit processing the image. Integration of many new functions in vision systems is now possible due to progress of resources of FPGA devices. A new vision system device presented in this paper is unique with regard to its architecture. The main goal during development of this smart camera was to provide it with a possibly large number of memory banks for storing image data, while keeping compact dimensions and low price. In the presented system there was chosen processing of monochromatic images, so significant reduction in the width of memory data buses was obtained. Thanks to that, up to eight fully independent memory banks was connected to the FPGA device. The second assumption was usage of static memories, which decided in favour of large functionality of the device, because very fast data transfer from random address location was then possible. This meets requirements of image processing algorithms, which is computing data in Region of Interest, for example.

12

Real-time implementation of moving object detection in video surveillance systems using FPGA

Kryjak T., Gorgoń M.

Computer Science

|

2011

|

Vol. 12

149-162

EN

The article presents the concept of real-time implementation computing tasks in video surveillance systems. A pipeline implementation of a multimodal background generation algorithm for colour video stream and a moving objects segmentation based on brightness, colour and textural information in reconfigurable resources of FPGA device is described. System architecture, resource usage and segmentation results are presented.

PL

W artykule zaprezentowano koncepcję implementacji zadań obliczeniowych wykorzystywanych w systemach nadzoru wizyjnego w czasie rzeczywistym. Opisano implementację wielomodalnej metody generacji tła dla sekwencji wideo zarejestrowanych w kolorze oraz segmentację obiektów ruchomych z wykorzystaniem informacji o jasności, kolorze i teksturze w zasobach rekonfigurowalnych układów FPGA. Zaprezentowano architekturę systemu, zużycie zasobów i przykładowe rezultaty segmentacji.

13

Implementacja algorytmu generacji tła wraz z modułem segmentacji obiektów ruchomych i eliminacji cieni w układach FPGA serii Spartan 6

Kryjak T., Komorkiewicz M., Gorgoń M.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

|

2011

|

T. 15, z. 3

197-217

PL

W artykule opisano implementację systemu detekcji obiektów ruchomych składającego się z kamery cyfrowej, układu FPGA Spartan 6 oraz monitora LCD. Zastosowano metodę detekcji obiektów opartą na obrazach różnicowych, stosując następujące algorytmy: generacja tła, odejmowanie tła i usuwanie cieni. Dokonano modyfikacji i adaptacji algorytmów do potrzeb implementacji FPGA. Podstawą działania systemu są moduły zaimplementowane w języku VHDL: wielowariantowej generacji tła oraz segmentacji obiektów ruchomych na podstawie analizy wartości jasności, koloru i tekstury. Dodatkowo opisano budowę, zaimplementowanych w języku Verilog, modułów umożliwiających komunikację z kamerą, wykonanie transformacji Bayera, konwersji przestrzeni barw RGB na CIE Lab oraz szybkiego interfejsu do zewnętrznej pamięci RAM DDR3. Ponadto w pracy zaprezentowano zużycie zasobów FPGA dla poszczególnych modułów oraz wyniki testów wykonanego systemu.

EN

The article describes an implementation of a moving object detection system consisting of a digital camera, a Spartan 6 FPGA device and a LCD monitor. The object detection method is based on differential images. It uses the following algorithms: background generation, background subtraction and shadow removal. The basis of the system are two modules designed in VHDL: advanced background generation and moving objects segmentation based on brightness, colour and texture analysis. In addition the construction of modules allowing communication with the camera, execution of the Bayer transform, RGB to CIE Lab colour space conversion and fast interface to the external DDR3 RAM is described. The paper also presents the usage of FPGA resources and tests results of the proposed system.

14

Przetwarzanie obrazów wysokiej rozdzielczości w układach FPGA

Gorgoń M.

Pomiary Automatyka Kontrola

|

2010

|

R. 56, nr 7

752-754

PL

W publikacji przedstawiono zarys problematyki akwizycji i transmisji obrazu wysokiej rozdzielczości. Omówiono architekturę kompleksowych systemów przetwarzania obrazów w kontekście implementacji w układach FPGA. Poruszono tematykę architektury toru wizyjnego. Pokazano zaproponowany i zestawione stanowisko do analizy obrazów wysokiej rozdzielczości. Pokazano osiągnięte rezultaty, wskazując na wysoką, możliwą do osiągnięcia wydajność układu FPGA jako procesora wizyjnego.

EN

The paper presents an outline of HD image acquisition and transmis-sion. Attention is paid to the video signal of high bit rate, transmitted from the digital video camera as a data stream. Interfaces between digital video cameras and accelerators card for image processing are listed. The paper discusses the architecture of complex, image processing, reconfigurable, FPGA-based systems. The author draws attention to the changing nature of calculations during the transition from image processing to image analysis. There is proposed a strategy for integration in FPGA both pipelined MISD (Multiple Instruction Streams Single Data Stream) architecture and MIMD (Multiple Instruction Streams Multiple Data Streams) parallel system for implementing calculations in a homogenous computing environment of FPGA resources. There is proposed a laboratory stand consisting of a set of devices for high-resolution image acquisition and processing using the Camera Link. There are given the experiment results. It should be noted that the actual bus throughput significantly differs from the maximum values defined in the specifications of the used standards. There are shown the limitations of communication interfaces used, whereas at the same time there is emphesized the high, achievable performance of the FPGA as a video processor.

15

Parallel implementation of local thresholding in Mitrion-C

Kryjak T., Gorgoń M.

International Journal of Applied Mathematics and Computer Science

|

2010

|

Vol. 20, no 3

571-580

EN

Mitrion-C based implementations of three image processing algorithms: a look-up table operation, simple local thresholding and Sauvola's local thresholding are described. Implementation results, performance of the design and FPGA logic utilization are discussed.

16

Uruchomienie i badanie właściwości systemu Petalinux w środowisku układu reprogramowalnego FPGA

Jasiński A., Gorgoń M.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

|

2009

|

T. 13, z. 3/1

879-890

PL

W pracy opisano proces uruchomienia i testów systemu komputerowego opartego na systemie operacyjnym Petalinux oraz układzie rekonfigurowalnym Xilinx Spartan 3E. Dokument porusza zagadnienia związane z wygenerowaniem warstwy sprzętowej i programowej systemu oraz realizacji ich współdziałania. Opisano etapy na drodze do stworzenia rozwiązania mogącego posłużyć jako baza systemu wbudowanego oraz potencjalne możliwości jego rozbudowy. W pracy przedstawione zostały aplikacje do przetwarzania obrazów oraz komunikacji z peryferiami układu.

EN

The paper describes the steps needed to start up and test of computing system based on Petalinux operating system and Xilinx Spartan 3E reconfigurable device. The article concerns on creating of hardware and software part of the system and their cooperation. Steps for creating of the solution, which can be base of embedded system and its potential improvements have been described. The document also presents applications used for image processing and control peripheral devices of the board.

17

Kamera cyfrowa zintegrowana z reprogramowalnym systemem przetwarzania obrazów

Mik Ł., Gorgoń M.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

|

2009

|

T. 13, z. 3/1

921-929

PL

W artykule przedstawiono konstrukcję kamery cyfrowej zbudowanej z wykorzystaniem układu FPGA serii Spartan-3. W kompaktowej obudowie został zintegrowany system akwizycji i przetwarzania obrazów pracujący z szybkością 5 ramek na sekundę. Kamera umożliwia efektywne wykorzystanie zasobów układu FPGA do implementacji algorytmów przetwarzania obrazów.

EN

In the paper an architecture of digital camera based on Spartan-3 FPGA device is presented. Acquisition and image processing systems have been integrated in a compact case. The camera is able to process 5 frames per second. Image processing algorithms are effectively executed in FPGA resources.

18

Akcelerator sprzętowy do szyfrowania strumienia danych

Kryjak T., Gorgoń M.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

|

2008

|

T. 12, z. 3

695-707

PL

W pracy opisano realizację akceleratora sprzętowego do szyfrowania danych. Omówiono wykorzystany algorytm DES oraz jego implementację w języku VHDL. Dokonano oceny różnych kart z układami FPGA, pod kątem ich przydatności do stworzenia akceleratora współpracującego z komputerem PC. Szczegółowo opisano część programową i sprzętową prezentowanego rozwiązania oraz problemy związane z transferem danych pomiędzy komputerem PC a układem FPGA. Przedstawiono wyniki testów poprawności oraz prędkości wykonanej aplikacji. Dokonano także porównania wydajności zaproponowanego rozwiązania sprzętowego i rozwiązań programowych.

EN

The paper describes a data stream encryption hardware accelerator. The used DES algorithm and its implementation in VHDL language have been discussed. Different FPGA platforms have been evaluated to determine the most suitable one for creating an accelerator cooperating with a PC computer. The software and hardware parts of the presented solution, as well as problems with data transfer form the PC computer to the FPGA device have been described. Correctness and speed of the implemented application have been tested. Finally, the performance of the presented hardware solution and software solutions has been compared.

19

Reconfigurable architectures for parallel execution of image processing tasks

Gorgoń M.

Opto-Electronics Review

|

2007

|

Vol. 15, No. 4

196-201

EN

Reconfigurable computers are becoming third, after general purpose processors and digital signal processors, programmable computing systems. In the present paper, a new definition of parallelism adequate for fine-grain parallel systems is introduced. Computing power requirements for high definition, real-time vision system are discussed. A survey of reconfigurable solutions for image processing and the latest research work carried on at the AGH Laboratory of Biocybernetics are presented.

20

Środowisko programowo-sprzętowe do akwizycji, przetwarzania i wizualizacji złożonych sygnałów w oparciu o układy FPGA nowej generacji

Gorgoń M.

Automatyka / Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie

|

2006

|

T. 10, z. 3

107-116

PL

W publikacji wskazano cyfrowe standardy wykorzystywane do transmisji i kodowania sygnału wizyjnego: DVI, HDMI, IEEE1394, USB, Camera Link. Omówiono zagadnienie wzrostu rozdzielczości obrazu i liczby klatek na sekundę w telewizji HDTV i interfejsach komputerowych opartych o łącze DVI. Wskazano na wzrost niezbędnej mocy obliczeniowej do przetwarzania strumienia danych obrazowych stosowanych w systemach cyfrowych wysokiej rozdzielczości. Rozważono dobór środowiska obliczeń, który może zapewnić niezbędne moce obliczeniowe. Pokazano architekturę systemu do akwizycji, przetwarzania i wizualizacji obrazów wysokiej rozdzielczości i innych złożonych sygnałów, opartą na platformie rekonfigurowalnej, współdziałającej z procesorem ogólnego przeznaczenia. Omówiono poszczególne urządzenia wchodzące w skład stanowiska programowo-sprzętowego.

EN

In the present paper digital standards applied for transmission and coding of a visual signal i.e. DVI, HDMI, IEEE1394, USB, Camera Link has been indicated. An increasing of image resolution and frame rate has been discussed for HDTV and DVI-based computer displays. An increase of the computing power necessary for performing image processing in HD vision systems has been noticed. A choosing of computing environment, which can assure necessary computing power, has been considered. Architecture of a system for acquisition, processing and visualization HD images and other complex signals, based on reconfigurable computing platform, cooperating with general-purpose processor has been presented. Particular components being parts of hardware-software stand have been briefly presented.