PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 20

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available The scheduling of task graphs in high performance computing as service clouds
Deniziak S., Paduch P.
Measurement Automation Monitoring
|
2016
|
Vol. 62, No. 6
193--195
EN
In this paper we propose a new method of scheduling the distributed applications in cloud environment according to the High Performance Computing as a Service concept. We assume that applications, that are submitted for execution, are specified as task graphs. Our method dynamically schedules all the tasks using resource sharing by the applications. The goal of scheduling is to minimize the cost of resource hiring and the execution time of all incoming applications. Experimental results showed that our method gives significantly better utilization of computational resources than existing management methods for clouds.
2
Content available Synthesis of multiple-valued logic networks for FPGA implementation using developmental genetic programming
Deniziak S., Wiśniewski M., Wieczorek K.
Measurement Automation Monitoring
|
2016
|
Vol. 62, No. 8
278--281
EN
This paper presents a method of FPGA-oriented synthesis of multiple-valued logical networks. A multiple-valued network consists of modules connected by multivalued signals. During synthesis the modules are decomposed into smaller ones. For this purpose the symbolic decomposition is applied. Since the decomposition of modules strongly depends on the encoding of multiple-valued inputs and outputs, the result of synthesis depends on the order, in which the consecutive modules are implemented. Experimental results showed that our approach significantly reduces the cost of implementation.
3
Content available Optimization problems in the synthesis of multiple-valued logic networks
Deniziak S., Wiśniewski M., Kurczyna K.
Measurement Automation Monitoring
|
2016
|
Vol. 62, No. 5
166--168
EN
The paper discusses some aspects of FPGA-oriented synthesis of multiple-valued logic (MVL) network, i.e. a network of modules connected by multiple-valued signals. MVL networks are built during high-level synthesis, as a source specification of logical systems or during re-synthesis of gate-level circuits. FPGA-oriented synthesis of MVL is based on decomposing modules into smaller ones, each fitting in one logic cell. In this paper, we show that the order, according to which the modules are decomposed, has a great influence on the efficiency of the synthesis. This paper presents the case study which demonstrates the above problem as well as some experimental results and conclusions.
4
Content available An autonomous monitoring system based on object shape detection
Deniziak S., Michno T., Pięta P.
Measurement Automation Monitoring
|
2015
|
Vol. 61, No. 7
349--351
EN
In traditional monitoring systems, stationary cameras are supervised only by a human operator, who may easily miss some events recorded by a camera. Because it is imperative for a surveillance system to be reliable, its autonomy can be extended by applying computer vision algorithms to a video signal and also by the use of mobile robots capable of monitoring tight and occluded areas. In this paper, we present an overview of the concept of an autonomous monitoring system based on object shape detection. Our goal is to develop a real-time system which robustly and efficiently identifies objects on the basis of their approximate shape. For monitoring the environment we use active and smart cameras capable of remote position control, as well as mobots equipped with video sensors. After performing the object extraction from individual video frames, each new detected object is decomposed into simple graphical primitives like lines, circles, rectangles etc. and then identified in a database using the Query by Shape (QS) method.
5
Content available A synthesis of adaptive, low-power real-time embedded systems for ARM big.LITTLE technology
Ciopiński L., Deniziak S.
Measurement Automation Monitoring
|
2015
|
Vol. 61, No. 7
340--342
EN
In this paper, we present a method of a synthesis of adaptive schedulers for real-time embedded systems. We assume that the system is implemented using a multi-core embedded processor with low-power processing capabilities. First, the developmental genetic programming is used to generate the scheduler and the initial schedule. Then during the system execution, the scheduler modifies the schedule whenever the execution time of the recently finished task has been shorter or longer than expected. The goal of rescheduling is to minimize the power consumption while all time constraints will be satisfied. We present a real-life example as well as some experimental results showing the advantages of the method.
6
Content available A Scalable Distributed 2-layered Data Store (SD2DS) for Internet of Things (IoT) systems
Deniziak S., Łukawski G., Bedla M., Krechowicz A.
Measurement Automation Monitoring
|
2015
|
Vol. 61, No. 7
382--384
EN
The problem of effective storing and processing of data is a very important aspect of every IoT application. To fulfill these requirements, NoSQL scalable datastores are frequently used. Scalable Distributed 2-layer Data Structures (SD2DS) are examples of such systems. SD2DS is a general purpose structure that can be used as a distributed datastore, easy to adapt to many different needs. In the paper, an enhanced architecture of IoT systems (denoted as IoT*) supplemented with SD2DS is proposed and evaluated. The combination brings many advantages, such as the possibility to create one unified structure consisting of many servers accessible by many clients, usage of different media for storage (such as RAM, hard disk, databases and cloud) and a single access method for both data and data sources.
7
Content available Synteza bezkolizyjnych sieci jednoukładowych dla systemów wbudowanych
Tomaszewski R., Deniziak S.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 1
12-14
PL
Praca prezentuje metodologię generowania dedykowanych topologii bezkolizyjnych dla systemów wbudowanych, realizowanych w architekturze sieci jednoukładowych (ang. Network on Chip, NoC). Kombinacja uszeregowania zadań i transmisji systemu z nowym sposobem doboru topologii i rutingu w sieci NoC eliminuje kolizje transmisyjne, zapewniając jednocześnie spełnienie ograniczeń czasowych nałożonych na projektowaną aplikację. Przeprowadzone eksperymenty dowodzą przewagi zaprezentowanego rozwiązania nad typowymi metodami budowania sieci NoC.
EN
Although Network-on-Chip (NoC) [1] architectures present an interesting alternative to bus-based multiprocessor systems-on-chip (MPSoCs), they also need some effort to tackle communication contention problem. In this work the authors propose an efficient approach to application-specific irregular topology generation for contention-free NoC. There is taken advantage of a priori knowledge of the communication characteristic of the application (embedded system) to perform computation, communication scheduling and route generation with regard to performance constraints (Fig. 1). In the result there is obtained customized and minimal topology. The clear benefits of the authors' approach are: complete removal of network contention, simple router architecture without virtual channels, minimal network topology (in term of links necessary to guarantee contentionless communication), which meets system latency constraint, and input model of the system derived from co-synthesis of the embedded systems domain [6]. As demonstrated through experiments, this approach achieves far better performance than typical, random mesh networks and is comparable with well-known bandwidth-based solutions [3] (Tables 1, 3). In the resource-requirement field (interconnection fabric, Table 2) the authors' NoC is more saving than meshes (on average of 35%) and bandwidth-based custom topologies (on average of 25%).
8
Content available remote Kosynteza systemów wbudowanych o architekturze sieci jednoukładowych
Deniziak S., Tomaszewski R.
Czasopismo Techniczne. Informatyka
|
2011
|
R. 108, z. 1-I
3-20
PL
W artykule przedstawiono metodę kosyntezy systemów wbudowanych, której celem jest znalezienie najtańszej architektury heterogenicznej spełniającej podane ograniczenia czasowe. W odróżnieniu od typowych podejść stosowanych w kosyntezie opisywana w pracy metodologia generuje kompletną strukturę komunikacyjną pomiędzy elementami przetwarzającymi. Realizacja bazuje na architekturze sieci jednoukładowej (ang. Network on Chip, NoC), gdzie topologia i ruting dobierane są w sposób eliminujący ewentualne kolizje między transmisjami. Dzięki temu opracowany sposób tworzenia sieci jednoukładowej zapewnia spełnienie ograniczeń czasowych nałożonych na projektowaną aplikację. Przeprowadzone eksperymenty dowodzą przewagi zaprezentowanego rozwiązania nad typowymi podejściami wykorzystywanymi w metodologiach budowania sieci NoC.
EN
The paper presents an algorithm for embedded systems co-synthesis. The goal of the co-synthesis is to find the most cost-effective heterogenic architecture complying with execution time constraints. Additionally, presented methodology creates communication infrastructure for allocated and mapped processing elements with the use of Network-on-Chip (NoC) architecture. Dedicated topology along with pre-determined routing eliminate any communication contention. Experimental results prove superiority of our solution over state-of-the-art approaches on field of real-time embedded systems co-synthesis and custom NoC generation.
9
Content available remote Dekompozycja symboliczna wielowartościowych funkcji implementowanych w technologii FPGA
Wiśniewski M., Deniziak S.
Czasopismo Techniczne. Informatyka
|
2011
|
R. 108, z. 1-I
109-128
PL
W artykule przedstawiono metody dekompozycji wielowartościowych funkcji logicznych z przeznaczeniem do implementacji w układach FPGA opartych o komórki LUT. Zaprezentowana metodologia obejmuje algorytmy dekompozycji oraz kodowania funkcji symbolicznych, omówione zostały również zastosowania tej techniki do kodowania stanów oraz logicznej sieci wielowartościowej.
EN
The paper presets methods used in decomposition of multi-valued logic functions for LUT-based FPGAs. The methodology consists of algorithm of decomposition and coding technique of symbolic functions as well as using of this method for state encoding and decomposition of multi-valued logic network is presented.
10
Content available Dekompozycja funkcji logicznych metodą rozwojowego programowania genetycznego
Deniziak S., Wieczorek K.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 12
1430-1432
PL
Praca przedstawia metodę wyszukiwania strategii dekompozycji funkcji logicznych za pomocą rozwojowego programowania genetycznego. Strategia dekompozycji jest reprezentowana w formie drzewa decyzyjnego, w którym węzły określają jeden krok dekompozycji. Drzewo podlega ewolucji, której celem jest uzyskanie jak najlepszego rozwiązania. Otrzymane wyniki wykonanych eksperymentów wskazują na wysoką skuteczność przedstawionej metody w porównaniu z dotychczas stosowanym podejściem deterministycznym.
EN
Functional decomposition splits logical function into two simpler functions. For complex functions the decomposition should be repeated iteratively for the result functions. It was observed that types of decomposition applied during each step have strong influence on the final result. Thus, a proper decomposition strategy should be used to find optimal FPGA implementation for a given function. This paper presents the method for searching the decomposition strategy for logical functions specified by cubes. The strategy is represented using the decision diagram, in which each node corresponds to a single decomposition step. In this way the multistage decomposition of a complex logical function can be specified. The diagram is evolved using the developmental genetic programming. In opposite to classical genetic methods, in our approach the methods producing solutions, instead of the solutions, are evolved. The goal of the evolution is to find the decomposition strategy for which the cost of FPGA implementation of a given function is minimal. The experimental results show that our approach gives significantly better solutions than other known methods.
11
Content available remote SystemC-based codesign of distributed embedded systems
Deniziak S., Czarnecki R.
Electronics and Telecommunications Quarterly
|
2009
|
Vol. 55, No 1
71-93
EN
Most of existing co-synthesis methods for embedded systems requires a task graph model of a system. This work presents a codesign methodology for embedded systems specified using SystemC language. For each system specification, developed according to this methodology, it is possible to automatically generate the task graph or the conditional task graph corresponding to this specification. To simplify the codesign process and to reduce the time required to develop the specification, a framework in the form of a library built on top of the SystemC language core was created. This library contains definitions of communication channels, interfaces, ports and macros implementing a model of computation corresponding to the task graph semantics. Benefits of the presented methodology were demonstrated by comparing synthesis results of the same system, represented by different SystemC models and using our co-synthesis methods for SOC, SOPC and dynamically reconfigurable SOPC systems.
12
Content available Środowisko prototypowania systemów wbudowanych o architekturze NoC
Deniziak S., Tomaszewski R.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
456-459
PL
Praca prezentuje metodologię automatycznego odwzorowywania specyfikacji funkcjonalnej rozproszonego systemu wbudowanego, przedstawionej w języku SystemC, w zadaną architekturę typu NoC (ang. Network on Chip), w celu uzyskania prototypu implementowanego w FPGA. Protokół komunikacyjny sieci NoC oraz tabele rutingu generowane są na podstawie analizy komunikacji międzymodułowej. Procesy SystemC są konwerto-wane na programy w języku C++, a specyfikacja topologii NoC generowana jest w języku VHDL. Zalety przedstawionej metody obrazuje przykład wbudowanego serwera protokołu HTTP.
EN
This work presents a methodology for mapping of a SystemC specification onto a given Network-on-Chip (NoC) architecture for the purpose of FPGA prototyping. A communication protocol and routing tables are generated automatically using inter-module communication analysis. For each processor in the target architecture, assigned SystemC processes are converted into C++ programs, where all communication method calls are replaced with sending/receiving messages to/from the network interface (NI) process. For each module implemented in hardware a VHDL code of the NI is generated. NIs convert transmitted data into/from network packets. The main advantage of our approach is the possibility to prototype and to evaluate many NoC architectures for a given system, without the necessity of modification of the source system specification. Presented embedded HTTP server example substantiates the benefits of the methodology.
13
Content available Kosynteza systemów dynamicznie rekonfigurowalnych reprezentowanych przez warunkowe grafy zadań
Czarnecki R., Deniziak S.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
460-463
PL
W pracy zaprezentowany jest rafinacyjny algorytm kosyntezy wieloprocesorowych, dynamicznie rekonfigurowalnych systemów wbudowanych. Jest to pierwszy algorytm wykorzystujący informacje o zadaniach wzajemnie się wykluczających (ZWW) do optymalizacji systemów dynamicznie rekonfigurowalnych. Specyfikacja takich zadań jest możliwa przy pomocy warunkowych grafów zadań. Wykorzystując dynamiczną rekonfigurację systemu możliwe jest przyporządkowanie zadań ZWW do tych samych zasobów sprzętowych. W ten sposób można zmniejszyć powierzchnię, a w wolnej przestrzeni alokować inne zadania sprzętowe, co również może prowadzić do zwiększenia szybkości systemu.
EN
In this work a co-synthesis method, which allows for optimization of dynamically reconfigurable multiprocessor SOPC system architecture, is presented. To our best knowledge, this is the first algorithm that takes into consideration mutually exclusive tasks in optimization of dynamically reconfigurable systems. Such tasks are presented using conditional task graphs. Partially reconfigurable FPGAs let reuse of the same hardware resources for mutually exclusive tasks. In this way the area occupied by embedded system can be decreased and free space can be used for other hardware tasks. It can also increase SOPC's performance.
14
Content available Kosynteza rozproszonych systemów wbudowanych metodą programowania genetycznego
Deniziak S., Górski A.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
472-474
PL
W pracy zaprezentowana jest nowa metoda kosyntezy systemów wbudowanych specyfikowanych za pomocą grafów zadań, bazująca na metodzie programowania genetycznego. Przedstawione są propozycje reprezentowania procesu konstrukcji takiego systemu w formie drzewa stanowiącego tzw. genotyp. Następnie na drodze ewolucji (krzyżowania, mutacji, selekcji) generowane są kolejne "pokolenia" drzew, konstruujących systemy o coraz lepszych parametrach. W odróżnieniu od tradycyjnego podejścia genetycznego w metodzie programowania genetycznego (DGP) operuje się nie bezpośrednio na cechach rozwiązania (czyli tzw. fenotypach) ale na genotypach odpowiadających za tworzenie rozwiązań o wskazanych cechach. Przedstawione wyniki wykonanych eksperymentów świadczą o dużych możliwościach metody DGP również w zakresie kosyntezy.
EN
This work presents a novel approach to hardware-software co-synthesis of distributed embedded systems, based on the developmental genetic programming. Unlike other genetic approaches where chromosomes represent solutions, in our method chromosomes represent system construction procedures. Thus, not the system architecture but the co-synthesis process is evolved. Finally a tree describing a construction of the final solution is obtained. The optimization process will be illustrated with examples. According to our best knowledge it is the first DGP approach that deals with the hardware-software co-synthesis.
15
Content available Dekompozycja funkcjonalna z wbudowanym kodowaniem wejść dla układów FPGA opartych o komórki LUT
Deniziak S., Wiśniewski M.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
489-492
PL
W pracy przedstawiona jest metoda symbolicznej dekompozycji funkcji z wielowartościowymi wejściami. Poprzez zastosowanie funkcjonalnej dekompozycji symbolicznej, proces kodowania binarnego wartości wejść jest zintegrowany z dekompozycją. Algorytmy optymalizacji stosowane w metodzie mają na celu minimalizację kosztu implementacji funkcji w układach FPGA. Wyniki wykonanych eksperymentów wykazują dużą efektywność opracowanej metody, dla większości benchmarków uzyskano znacznie lepsze wyniki niż w dotychczas stosowanych metodach.
EN
In this paper a method for decomposition of functions with multi-valued inputs is presented. Decomposition is performed simultaneously with encoding of symbolic values. In this way an impact of input encoding on decomposition efficiency is taken into consideration during optimization. The goal of our method is to find encoding that maximally simplifies functional decomposition. Input encoding is built in balanced decomposing strategy based on parallel end serial functional decompositions. Experimental results showed that the presented method significantly reduces the cost of FPGA implementations for most evaluated benchmarks.
16
Content available remote Kosynteza systemów SOC metodą rozwojowego programowania genetycznego
Deniziak S., Górski A.
Czasopismo Techniczne. Informatyka
|
2008
|
R. 105, z. 1-I
19-32
PL
W niniejszym artykule zaprezentowano nową metodę kosyntezy systemów wbudowanych specyfikowanych za pomocą grafów zadań, bazującą na metodzie programowania genetycznego. Przedstawiono propozycje reprezentowania procesu konstrukcji takiego systemu w formie drzewa stanowiącego tzw. genotyp. Następnie na skutek ewolucji (krzyżowania, mutacji, selekcji) generowane są kolejne "pokolenia" drzew, konstruujących systemy o coraz lepszych parametrach. Przedstawione wyniki wykonanych eksperymentów świadczą o dużych możliwościach metody RPG również w zakresie kosyntezy.
EN
This work presents a novel approach to hardware-software co-synthesis of distributed embedded systems, based on the developmental genetic programming. Unlike other genetic approaches where chromosomes represent solutions, in our method chromosomes represent system construction procedures. Thus, not the system architecture but the co-synthesis process is evolved. Finally a tree describing a construction of the final solution is obtained. The optimization process will be illustrated with examples.
17
Content available remote Modele projektowe w języku SystemC
Deniziak S.
Czasopismo Techniczne. Informatyka
|
2007
|
R. 104, z. 1-I
17-33
PL
W niniejszym artykule przedstawiono modele projektowe dla języka SystemC, umożliwiające wykonanie automatycznej syntezy systemów wbudowanych na podstawie specyfikacji w tym języku. Modele projektowe określają zbiór dozwolonych konstrukcji językowych oraz zasady ich stosowania. Konstrukcje te opracowane są w formie biblioteki klas i makrodefinicji. Biblioteka stanowi rozszerzenie standardowego środowiska SystemC. Dla każdej specyfikacji zgodnej z opracowanymi modelami możliwa jest automatyczna generacja grafu zadań, warunkowego grafu zadań lub grafu zadań z krawędziami sterującymi, które mogą być bezpośrednio zastosowane do syntezy systemowej za pomocą istniejących metod. Przydatność opracowanych modeli została oceniona na praktycznym przykładzie.
EN
This article presents design models for SystemC language. Design models enable creating synthesisable specifications for embedded systems. These models are defined by a set of specification rules implemented in the form of a library build on top of the SystemC standard library. For each specification corresponding to one of the presented design models it is possible to automatically generate a task graph, a conditional task graph or a control/data flow task graph. Task graph representation is required in existing system synthesis methods. Presented examples demonstrate the benefits of the design models.
18
Content available remote Kosynteza samorekonfigurowalnych systemów SOPC
Czarnecki R., Deniziak S.
Czasopismo Techniczne. Informatyka
|
2007
|
R. 104, z. 1-I
3-16
PL
Wzrost złożoności współcześnie produkowanych układów FPGA umożliwił implementowanie w jednym układzie FPGA całych systemów komputerowych (SOPC). W artykule zaprezentowano metodę automatycznej syntezy dynamicznie samorekonfigurowanych systemów SOPC. Architektury dynamicznie rekonfigurowalne pozwalają na dużo lepsze wykorzystanie dostępnych zasobów sprzętowych przez wielokrotne ich użycie w różnych funkcjach w ramach działania tej samej aplikacji. Możliwe jest to dzięki częściowo rekonfigurowalnym układom FPGA. Zaprezentowany rafinacyjny algorytm kosyntezy maksymalizuje szybkość projektowanego systemu SOPC przy zadanym ograniczeniu powierzchni układu FPGA. Algorytm w rozwiązaniu startowym przyporządkowuje wszystkie zadania do wykonania w jednym procesorze uniwersalnym. Następnie iteracyjnie generuje nowe rozwiązania przez modyfikacje poprzednich. Algorytm uwzględnia czas rekonfigurowania układu w szeregowaniu zadań w taki sposób, aby zminimalizować wpływ tego czasu na szybkość całego systemu. Wykonane eksperymenty wykazały dużą skuteczność opracowanej metody w porównaniu z implementacją bez stosowania dynamicznej rekonfigurowalności.
EN
In this work a co-synthesis method, which allows for optimization of dynamically self-reconfigurable SOPC system architecture, is presented. Partially reconfigurable FPGAs let better use hardware resources due to reuse of the same parts of the chip for different functionalities in the same application. The algorithm maximizes speed of the SOPC system taking into consideration FPGA's area constraints. The algorithm starts with the initial solution, where all tasks are assigned to only one general purpose processor module. Next it produces new solutions using iterative improvement methods. The reconfiguration times are taken into consideration in task's scheduling algorithm, in such way, that impact of this time on the system's performance is minimized. Co-synthesis results for dynamically reconfigurable SOPCs have been compared with the results of co-synthesis which didn't take into consideration dynamic reconfiguration. Experimental results showed that applying partially reconfigurable FPGAs significantly increases SOPC performance. In dynamically reconfigurable systems tasks are mostly executing in hardware.
19
Kosynteza dynamicznie rekonfigurowalnych systemów SOPC
Czarnecki R., Deniziak S.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
34--36
PL
Wzrost złożoności współczesnych układów FPGA umożliwił implementowanie w jednym układzie całych systemów komputerowych (SOPC). W pracy zostanie zaprezentowana metoda automatycznej syntezy dynamicznie rekonfigurowanych systemów SOPC. Architektury dynamicznie rekonfigurowalne pozwalają na dużo lepsze wykorzystanie dostępnych zasobów sprzętowych, poprzez wielokrotne ich użycie dla różnych funkcjonalności w ramach działania tej samej aplikacji. Możliwe jest to dzięki częściowo rekonfigurowalnym układom FPGA. Zaprezentowany rafinacyjny algorytm kosyntezy maksymalizuje szybkość projektowanego systemu SOPC przy zadanym ograniczeniu powierzchni układu FPGA.
EN
In this work a co-synthesis method, which allows for optimization of dynamically reconfigurable SOPC system architecture, is presented. Partially reconfigurable FPGAs let better use hardware resources due to reuse of the same parts of the chip for different functionalities in the same application. The algorithm maximizes speed of the SOPC system taking into consideration FPGA's area constraints. It produces new solutions using iterative improvement methods. Experimental results showed that applying partially reconfigurable FPGAs significantly increases SOPC performance. In dynamically reconfigurable systems tasks are mostly executing in hardware.
20
Content available remote Cost-efficient synthesis of multiprocessor heterogeneous systems
Deniziak S.
Control and Cybernetics
|
2004
|
Vol. 33, no 2
341-355
EN
In this paper an algorithm for co-synthesis of distributed embedded systems is presented. The algorithm is based on iterative improvement heuristics, taking into consideration sophisticated modifications and possibilities of further improvements. Starting from the solution with the highest performance, architecture of the system is modified until it achieves the lowest cost. It has been observed that the algorithm presented has the capacity of getting out of the local minima. Experimental results showed high efficiency of the algorithm. Almost all results obtained with the help of the algorithm were significantly better than the results obtained with the help of Yen-Wolf algorithm presented in the literature.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.