Implementacja w strukturach CPLD/FPGA komparatorów hierarchicznych z wykorzystaniem równoległo-szeregowej metody syntezy

• Autorzy: Salauyou V. , Gruszewski M.

Warianty tytułu

EN

Implementation of hierarchical comparators with the use of the parallel-serial synthesis method in CPLD/FPGA structures

• Języki publikacji: PL

Abstrakty

PL

Praca dotyczy syntezy komparatorów binarnych w strukturach CPLD/FPGA. Do budowy komparatorów wykorzystano struktury hierarchiczne i równoległo-szeregowe metody syntezy. Badania eksperymentalne wykonano dla komparatorów 128-bitowych oraz 256-bitowych w środowisku Quartus II firmy Altera. Wybrane parametry porównano z wynikami uzyskanymi za pomocą funkcji lpm_compare. Dla komparatorów 128-bitowych uzyskano zmniejszenie kosztu realizacji o 13% oraz zmniejszenie ich maksymalnego czasu propagacji do 38%. W przypadku komparatorów 256-bitowych uzyskano zmniejszenie kosztu realizacji o 19% oraz zmniejszenie ich maksymalnego czasu propagacji do 54%.

EN

The paper deals with the problem of a binary comparator synthesis in CPLD/FPGA structures. The comparators were built with the usage of the Verilog language and the Quartus II graphics editor [10]. Section 1 describes the notion of a digital comparator, its basic usage [1-4] and research directions [6-10]. Section 2 presents the general hierarchical structure of the comparator (Fig. 1). Section 3 describes the parallel-serial method of the comparator synthesis [10]. This method was used in the first level comparator synthesis in hierarchical structures of 128-bit and 256-bit comparators. Section 4 presents the results of experimental research. The comparators were built and tested in the Altera Quartus II environment. In the experimental investigations, hierarchical comparators (128-bit and 256-bit) were compared with the comparators (128_lpm and 256_lpm) built with the direct usage of the lpm_compare library function of the Quartus II package. The research was conducted on two CPLD families (MAX II and MAX V) and on four FPGA families (Cyclone III, Arria II GX, Arria V GZ and Stratix III). Two parameters, the implementation cost and the maximum propagation delay, were compared. For 128-bit comparators, the implementation cost was reduced by 13% and the maximum propagation delay was reduced up to 38% (depending on the family of FPGA structures). For 256-bit comparators, the implementation cost was reduced by 19% and the maximum propagation delay was reduced up to 54% (depending on the family of FPGA structures).

Słowa kluczowe

PL

komparator binarny; język Verilog; komparator o strukturze hierarchicznej; równoległo-szeregowa metoda syntezy; funkcja lpm_compare; struktury CPLD/FPGA

EN

binary comparator; Verilog language; hierarchical comparator; parallel-serial synthesis method; lpm_compare function; CPLD/FPGA; structures

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2014
• Tom: R. 60, nr 7
• Strony: 468--470
• Opis fizyczny: Bibliogr. 10 poz., tab., rys.

Twórcy

autor

Salauyou V.

• Politechnika Białostocka, Wydział Informatyki, ul. Wiejska 45A, 15-351 Białystok

autor

Gruszewski M.

• Politechnika Białostocka, Wydział Informatyki, ul. Wiejska 45A, 15-351 Białystok

Bibliografia

• [1] Parhami B.: Efficient hamming weight comparators for binary vectors based on accumulative and up/down parallel counters, IEEE Trans. Circuits Syst., vol. 56, no. 2, p. 167–171, 2009.
• [2] Jarmolik W., Gruszewski M.: Nowy sposób projektowania uniwersalnego modułu do samotestowania układów hybrydowych, Elektronika, nr 4, s. 26-28, 2001.
• [3] Cheng S.W.: Arbitrary Long Digit Sorter HW/SW Co-Design, Proceedings of IEEE Asia and South Pacific Design Automation Conference, p. 538-543, 2003.
• [4] Suzuki H., Kim C. H., Roy K.: Fast tag comparator using diode partitioned domino for 64-bit microprocessor, IEEE Trans. Circuits Syst. I, vol. 54, no. 2, p. 322–328, 2007.
• [5] Sоlоv'еv V. V.: Proektirovanie cifrovyh sistem na osnove prоgrаmmiruemyh logičeskih integral'nyh shem, Moskva, Gorâčaâ liniâ - Telekom, s. 636, 2001.
• [6] Chuang P., Li D., Sachdev M.: A Low-Power High-Performance Single-Cycle Tree-Based 64-Bit Binary Comparator IEEE Transactions on Circuits And Systems-II: Express Briefs, vol. 59, no. 2, 2012.
• [7] Deb S., Chaudhury S.: High-Speed Comparator Architectures for Fast Binary Comparison, Third International Conference on Emerging Applications of Information Technology (EAIT), p. 454-457, 2012.
• [8] Deb S.: A Novel Architecture for Binary Comparison Using Time Division De-multiplexing Technique, Third International Conference on Emerging Applications of Information Technology (EAIT), p. 478-482, 2012.
• [9] Hauser A., Chichester I.: High-Speed 64-Bit Binary Comparator using Two Stages, European Journal of Engineering and Innovation. vol. 11, 2013.
• [10] Gruszewski M.: Metody syntezy komparatorów z wykorzystaniem języka Verilog w środowisku Quartus II, Elektronika, nr 1, s. 72-77, 2014