Implementacje FPGA modułów kwantyzacji i dekwantyzacji w sprzętowych koderach wideo

• Autorzy: Pastuszak G.

Warianty tytułu

EN

FPGA Implementations of the Quantization and Dequantization Modules in Hardware Video Encoders

• Języki publikacji: PL

Abstrakty

PL

Techniki wyspecyfikowane w standardach kompresji wideo pozwalają usunąć mniej istotne informacje z przetwarzanego materiału wideo przy ograniczeniach na stopień kompresji. Operacja ta jest przeprowadzana w module kwantyzacji, podczas gdy dekwantyzacja odtwarza dane wejściowe z pewnym błędem. Moduły te mogą zużywać znaczną ilość zasobów sprzętowych, gdy koder implementowany jest w układach scalonych. W artykule opisano metody optymalizacji architektur FPGA przeznaczonych dla tych modułów. Metody te pozwalają na lepsze wykorzystanie zasobów dostępnych w jednostkach DSP i zmniejszenie liczby elementów logicznych ogólnego przeznaczenia. Różne wersje architektur zostały opracowane dla układów FPGA, aby pokazać wpływ proponowanych optymalizacji na zasoby. Wyniki implementacji pokazują znaczna redukcję logiki ogólnego przeznaczenia. Co więcej wykorzystanie rejestrów wbudowanych w jednostkach DSP podwaja maksymalne częstotliwości pracy.

EN

Techniques specified in video compression standards allow the removing of less important information from a processed video subject to bit-rate constraints. This operation is performed in the quantization module, whereas the dequantization restores input data with a certain error. The modules can consume a significant amount of hardware resources when the video encoder is implemented in integrated circuits. This paper presents optimization methods for FPGA architectures dedicated for the modules. The methods allow a better utilization of resources available in DSP units and the reduction of the number of general-purpose logic elements. Different versions of architectures are developed for FPGA devices to show the impact of proposed optimizations on resources. Implementation results show that the significant reduction of general-purpose logic is achieved. Furthermore, the utilization of registers embedded in DSP units can double the maximal clock frequency.

Słowa kluczowe

PL

FPGA; architektura sprzętowa; kodowanie wideo; H.264/AVC; H.265/HEVC; kwantyzacja

EN

FPGA; hardware architectures; video coding; H.264/AVC; H.265/HEVC; quantization

• Wydawca: Wydawnictwo SIGMA-NOT
• Czasopismo: Elektronika : konstrukcje, technologie, zastosowania
• Rocznik: 2014
• Tom: Vol. 55, nr 3
• Strony: 31--35
• Opis fizyczny: Bibliogr. 17 poz., rys., tab.

Twórcy

autor

Pastuszak G.

• Politechnika Warszawska, Instytut Radioelektroniki

Bibliografia

• [1] ITU-T Recommendation H.264 and ISO/IEC 14496-10 MPEG-4 Part 10, Advanced Video Coding (AVC), 2005.
• [2] ITU-T Recommendation H.265 and ISO/IEC 23008-2 MPEG-H Part 2, High Efficiency Video Coding (HEVC), April 2013.
• [3] L. Agostini, M. Porto, J. L. Guntzel, R. Porto, S. Bampi, „High Throughput FPGA Based Architecture for H. 264/AVC Inverse Transforms and Quantization,” 49th IEEE International Midwest Symposium on Circuits and Systems, vol. 1, pp. 281-285, Aug. 2006.
• [4] J. D. Bruguera and R. R. Osorio, „A Unified Architecture for H.264 Multiple Block-Size DCT with Fast and Low Cost Quantization,” 9th EUROMICRO Conference on Digital System Design (DSD’06), pp. 407–414, 2006.
• [5] H. Kuniyasu, T. Kishida, T. Song, and T. Shimamoto, „Fast Transform and Quantization Architecture with All-Zero Detection and Bit Estimation for H.264/AVC,” International Workshop on Signal Design and Its Applications in Communications, pp. 334-338 Sept. 2007.
• [6] G. Pastuszak, „Transforms and Quantization in the High-Throughput H.264/AVC Encoder Based on Advanced Mode Selection,” IEEE Annual Symposium on VLSI (ISVLSI 2008), April 2008.
• [7] M. N. Michael and K. W. Hsu, „A low-power design of quantization for H.264 video coding standard,” IEEE International SOC Conference, pp. 201–204, Sept. 2008.
• [8] R. Korah and J. Perinbam, “FPGA implementation of integer transform and quantizer for H.264 encoder,” Journal of Signal Processing Systems, vol. 53, no. 3, pp. 261–269, 2008.
• [9] Y. Zhang, G. Jiang, and M. Yu, “Low-complexity quantization for H.264/AVC,” J. Real-Time Image Processing, vol. 4, no. 1, pp. 3–12, 2009.
• [10] M. Owaida, M. Koziri, I. Katsavounidis, and G. Stamoulis, „A high performance and low power hardware architecture for the transform & quantization stages in H.264,” IEEE International Conference on Multimedia and Expo (ICME), pp. 1102–1105, June 2009.
• [11] R. Husemann, M. Majolo, V. Guimaraes, A. Susin, V. Roesler, and J. Lima, “Hardware integrated quantization solution for improvement of computational H.264 encoder module,” in 18th IEEE /IFIP VLSI Syst. on Chip Conf., pp. 316–321, Sep. 2010.
• [12] M. Elhaji, A. Zitouni, S. Meftali, J.-I. Dekeyser, and R. Tourki, “A low power and highly parallel implementation of the H.264 8×8 transform and quantization,” in 2010 IEEE Int. Symp. Signal Processing and Information Technol., pp. 528–531, Dec. 2010.
• [13] X.-T. Tran, V.-H. Tran, „Cost-efficient 130 nm TSMC Forward Transform and Quantization for H.264/AVC encoders,” IEEE 14th International Symposium on Design and Diagnostics of Electronic Circuits & Systems (DDECS), pp. 47–52, April 2011.
• [14] C. Diniz, B. Zatt, C. Thiele, A. Susin, S. Bampi, F. Sampaio, D. Palomino, and L. Agostini, „A high throughput H.264/AVC intra-frame encoding loop architecture for HD1080p,” IEEE International Symposium on Circuits and Systems (ISCAS), pp. 579–582, May 2011.
• [15] J. Ying, X. Chen, Y. Fan, and X. Zeng, “MUX-MCM based quantization VLSI architecture for H.264/AVC high profile encoder,” in IEEE / IFIP 19th Int. Conf. VLSI and Syst.-on-Chip, pp. 72–77, Oct. 2011.
• [16] T. Dias, L. Rosario, N. Roma and L. Sousa, „High Performance Unified Architecture for Forward and Inverse Quantization in H.264/AVC,” 15th Euromicro Conference on Digital System Design (DSD’12), pp. 632–639, Sept. 2012.
• [17] R. Mukherjee, S. Keyur, E. Sandeep, I. Chakrabarti, and S. S. Chakrabarti, „FPGA based implementation of quantization and its inverse for H.264 codec,” IEEE Conference on Information & Communication Technologies (ICT), pp. 986–989, April 2013.